公开(公告)号：KR1020010076759A

公开(公告)日：2001-08-16

申请号：KR1020000004114

申请日：2000-01-28

Applicant: 한국전자통신연구원

Inventor： 정영호 ,  김기철 ,  김선호 ,  오길남 ,  박재홍

IPC: G06F17/14

Abstract: PURPOSE: A method for constructing a 512-point FFT using a shuffle memory is provided to embody an effective memory structure by dividing two stages or more stages and storing a conversion result outputted as the row unit in two different FFTs to the first stage FFT and using a shuffle memory performing a function supplying the stored row unit conversion result to the second stage FFT. CONSTITUTION: In a method for embodying a 512-point FFT circuit, the circuit is constructed by dividing a 64-point FFT of the first stage and an 8-point FFT of the second stage. The 64-point FFT of the first stage is divided into two 8-point FFTs. A conversion result being outputted as the row unit at the 64-point FFT of the first stage between the 64-point FFT of the first stage and the 8-point FFT of the second stage is stored. The second shuffle memory(SM2) supplies the stored row unit conversion result to the 8-point FFT of the second stage as the column unit. The first shuffle memory(SM1) stores the initial input sample as the row unit and supplies data to the 64-point FFT of the first stage as the column unit. The third shuffle memory(SM3) stores the output of the 8-point FFT of the second stage at the row unit and outputs the final result of the 512-point FFT as the column unit.

Abstract translation: 目的：提供一种使用混洗存储器构建512点FFT的方法，通过划分两级或更多级并将作为行单位输出的转换结果存储在两个不同FFT中的转换结果存储到第一级FFT和 使用执行向存储的行单位转换结果提供第二阶段FFT的功能的随机存储器。 构成：在一种体现512点FFT电路的方法中，该电路是通过对第一级的64点FFT和第二级的8点FFT进行划分而构成的。 第一级的64点FFT被分为两个8点FFT。 存储在第一级的64点FFT与第二级的8点FFT之间的第一级的64点FFT处作为行单位输出的转换结果。 第二随机存储器（SM2）将存储的行单位转换结果提供给第二级的8点FFT作为列单元。 第一个随机存储器（SM1）将初始输入采样存储为行单元，并将数据提供给第一级的64点FFT作为列单位。 第三混洗存储器（SM3）将第二级的8点FFT的输出存储在行单元中，并输出512点FFT的最终结果作为列单位。

公开(公告)号：KR100341399B1

公开(公告)日：2002-06-22

申请号：KR1020000004110

申请日：2000-01-28

Applicant: 한국전자통신연구원

Inventor： 오길남 ,  김기철 ,  김선호 ,  정영호 ,  박재홍

IPC: G06F17/14

Abstract: 본 발명은 고속퓨리에변환(FFT : Fast Fourier Transform) 프로세서에 효율적으로 이용되는 병렬 셔플메모리에 관한 것이다. 종래에는 크기가 다른 두 개의 FFT로 구성된 병렬 구조의 FFT 프로세서를 구현할 경우, 두 개의 FFT의 크기가 서로 다르므로 전치메모리를 이용할 수 없으며, 여러 개의 데이터가 동시에 입출력되어야 하므로 하나의 순차 셔플 메모리를 이용하면 하드웨어의 비용이 높아진다.
따라서, 본 발명의 셔플 메모리회로는, 입력단자로부터 입력되는 8 개의 입력데이터를 8 개의 서로 다른 메모리유닛에 저장하기 위한 입력경로를 결정하며, 상기 입력경로 상에서 데이터 충돌이 발생하지 않도록 상기 입력단자와 상기 메모리 유닛 사이를 연결하는 오메가 네트워크와; 상기 오메가 네트워크를 통해 입력되는 데이터를 저장하는 상기 8 개의 메모리 유닛; 상기 8 개의 메모리 유닛으로부터 각각 출력되는 8 개의 출력 데이터를 8 개의 서로 다른 출력단자로 출력하는 출력경로를 결정하며, 상기 출력경로 상에서 데이터의 충돌이 발생하지 않도록 상기 메모리 유닛과 출력단자 사이를 연결하는 역오메가 네트워크; 및 상기 8 개의 메모리 유닛에 주소를 공급하는 주소 발생기를 포함하여, 행(열) 우선순위로 입력되는 병렬 입력데이터를 열(행) 우선순위의 병렬 출력데이터로 변환하여 출력하도록 한다.

公开(公告)号：KR1020010076755A

公开(公告)日：2001-08-16

申请号：KR1020000004110

申请日：2000-01-28

Applicant: 한국전자통신연구원

Inventor： 오길남 ,  김기철 ,  김선호 ,  정영호 ,  박재홍

IPC: G06F17/14

Abstract: PURPOSE: A parallel shuffle memory circuit having a parallel input/output structure is provided to be used in an FFT(fast fourier transform) processor by solving an increase of hardwares being generated in embodying an FFT processor of a parallel structure constructed by two different sized FFT using a parallel shuffle memory having a parallel input/output structure. CONSTITUTION: An omega network(610) decides an input path for storing 'N' pieces input data being inputted from an input terminal to different 'N' piece memory units(630), and connects the input terminal to the memory units for preventing data from being collided in the input path. At least 'N' piece memory units(630) store data being inputted through the omega network(610). A reverse omega network(620) decides an output path for storing 'N' pieces output data being outputted from an output terminal to different 'N' piece output terminals, and connects the memory units(630) to the output terminals for preventing data from being collided in the output path. An address generator(640) supplies addresses to the 'N' piece memory units(630). Parallel input data being inputted as row(column) priority order is converted into parallel output data being inputted as column(row) priority order.

Abstract translation: 目的：提供一种具有并行输入/输出结构的并行混洗存储器电路，用于FFT（快速傅里叶变换）处理器中，通过解决在体现由两个不同大小构成的并行结构的FFT处理器中产生的硬件的增加 使用具有并行输入/输出结构的并行随机存储器进行FFT。 构成：Ω网络（610）决定用于将从输入端子输入的“N”个输入数据存储到不同的“N”个存储器单元（630）的输入路径，并且将输入端子连接到存储器单元以防止数据 不会在输入路径中相撞。 至少“N”个存储单元（630）存储通过ω网络（610）输入的数据。 反向ω网络（620）决定用于将从输出端子输出的“N”个输出数据存储到不同的“N”个输出端子的输出路径，并且将存储器单元（630）连接到输出端子，以防止数据 在输出路径中相撞。 地址发生器（640）将地址提供给“N”个存储单元（630）。 作为行（列）优先级顺序输入的并行输入数据被转换成作为列（行）优先顺序输入的并行输出数据。

公开(公告)号：KR100316240B1

公开(公告)日：2001-12-12

申请号：KR1020000004114

申请日：2000-01-28

Applicant: 한국전자통신연구원

Inventor： 정영호 ,  김기철 ,  김선호 ,  오길남 ,  박재홍

IPC: G06F17/14

Abstract: 본 발명은 512포인트 FFT 회로를 구현하는데 있어서 512포인트 FFT 회로는 제 1단계의 64포인트 FFT 와 제 2단계의8포인트 FFT로 분할되어 구성되며, 제 1단계의 64포인트 FFT는 2 개의 8포인트 FFT로 분할되어 구성되고, 이 때 제 1단계의 64포인트 FFT와 제 2단계의 8포인트 FFT사이에서 제 1단계의 64포인트 FFT에서 행 단위로 출력되는 변환의 결과를 저장하며, 저장된 행 단위 변환의 결과를 열 단위로 제 2단계의 8포인트 FFT에 공급하는 기능을 수행하는 셔플메모리 SM2, 최초 입력 샘플을 행 단위로 저장하고 동시에 제 1단계의 64포인트 FFT에 열 단위로 데이터를 공급하는 셔플메모리 SM1, 제 2단계의 8포인트 FFT의 출력을 행 단위로 저장하고 동시에 열 단위로 512포인트 FFT의 최종 결과를 출력하는 셔플메모리 SM3로 구성되는 고성능 512포인트 FFT회로에 관한 것이다.