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公开(公告)号：KR100316240B1
公开(公告)日：2001-12-12
申请号：KR1020000004114
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: 본 발명은 512포인트 FFT 회로를 구현하는데 있어서 512포인트 FFT 회로는 제 1단계의 64포인트 FFT 와 제 2단계의8포인트 FFT로 분할되어 구성되며, 제 1단계의 64포인트 FFT는 2 개의 8포인트 FFT로 분할되어 구성되고, 이 때 제 1단계의 64포인트 FFT와 제 2단계의 8포인트 FFT사이에서 제 1단계의 64포인트 FFT에서 행 단위로 출력되는 변환의 결과를 저장하며, 저장된 행 단위 변환의 결과를 열 단위로 제 2단계의 8포인트 FFT에 공급하는 기능을 수행하는 셔플메모리 SM2, 최초 입력 샘플을 행 단위로 저장하고 동시에 제 1단계의 64포인트 FFT에 열 단위로 데이터를 공급하는 셔플메모리 SM1, 제 2단계의 8포인트 FFT의 출력을 행 단위로 저장하고 동시에 열 단위로 512포인트 FFT의 최종 결과를 출력하는 셔플메모리 SM3로 구성되는 고성능 512포인트 FFT회로에 관한 것이다.
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公开(公告)号：KR100137588B1
公开(公告)日：1998-06-15
申请号：KR1019940030101
申请日：1994-11-16
Applicant: 한국전자통신연구원
IPC: H03H3/00
CPC classification number: G01R29/105
Abstract: 본 발명은 전송선로 내부에서 균등 전자장이 발생되는 특성을 이용하여, 전자장 강도 측정기 교정용, 안테나 교정용 및 전기전자장비의 불요전자파 간섭 및 내정(EMI/EMS)측정용 등으로 사용되는 자동 측정용 광대역 전자파 발생장치(ABES : Automatic Broadband Electromagnetic Generator)로서 피시험체의 측방향의 방위변화는 내부도체를 회전시켜 보상하고, 피시험체의 회전에 대한 방위변화는 전자파 누설을 방지하면서 외부에서 동력전달을 시킬 수 있도록 한 회전탁자를 구비함으로서 모든 측정과정을 보다 간편하게 실시하도록 한 자동측정용 광대역전자파 발생장치에 관한 것이다.
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公开(公告)号：KR1020010064229A
公开(公告)日：2001-07-09
申请号：KR1019990062379
申请日：1999-12-27
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A DAB(Digital Audio Broadcasting) system in an FM(Frequency Modulation) band is provided to implement a DAB service and to maintain a data transmission speed, and to easily convert an analog broadcasting into a digital broadcasting. CONSTITUTION: A DAB(Digital Audio Broadcasting) system installs a hybrid DAB system applied to a channel having an existing analog FM(Frequency Modulation) signal and an all digital DAB system applied to a channel not-having the analog FM signal, and perform a DAB in an FM band. The hybrid DAB system performs an FM relating to a sampling signal to generate an FM signal. The hybrid DAB system performs an audio coding, a channel coding, an interleaving relating to the sampling signal, and modulates the signal by an OFDM(Orthogonal Frequency Division Multiplexing) modulator to generate a DAB signal. The all digital DAB system performs the audio coding, the channel coding, the interleaving relating to a sampling audio signal and modulates the sampling audio signal by the OFDM modulator to generate the DAB signal, then transmits the DAB signal to the FM band.
Abstract translation: 目的：提供FM（频率调制）频带中的DAB（数字音频广播）系统来实现DAB服务并保持数据传输速度，并且可以容易地将模拟广播转换成数字广播。 规定：DAB（数字音频广播）系统将应用于具有现有模拟FM（频率调制）信号和全数字DAB系统的信道的混合DAB系统安装到不具有模拟FM信号的信道上，并执行 DAB在FM频段。 混合DAB系统执行与采样信号相关的FM以产生FM信号。 混合DAB系统执行音频编码，信道编码，与采样信号相关的交织，并通过OFDM（正交频分复用）调制器对信号进行调制以产生DAB信号。 全数字DAB系统执行音频编码，信道编码，与采样音频信号相关的交织，并通过OFDM调制器调制采样音频信号以产生DAB信号，然后将DAB信号发送到FM频带。
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公开(公告)号：KR1019980039215A
公开(公告)日：1998-08-17
申请号：KR1019960058210
申请日：1996-11-27
Applicant: 한국전자통신연구원
IPC: H04L27/32
Abstract: 본 발명은 직교 성질을 만족시키는 복소 직교 확산코드(complex orthogonal spreading code)로 확산대역 변조하여 전송함으로써 간단한 수신단을 구성할 수 있도록 하는 확산 대역 방식을 이용한 방송 시스템에 관한 것으로서, 다수의 병렬 데이터의 매핑기능을 수행하는 다수의 매핑 수단과, 상기 다수의 매핑 수단을 거친 신호를 확산 대역 변조하는 다수의 확산 변조 수단과, 상기 확산 변조 수단을 거친 신호들을 모두 합하는 가산 수단과, 상기 가산 수단의 결과 신호를 정합하는 정합 수단과, 상기 정합 수단을 거친 신호를 캐리어 변조하는 캐리어 변조 수단과, 상기 캐리어 변조된 신호를 증폭하는 고주과 증폭 수단으로 구성되는 전송 수단과, 역확산 변조를 수행하는 수신 수단으로 구성된다.
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公开(公告)号：KR1020010076759A
公开(公告)日：2001-08-16
申请号：KR1020000004114
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: PURPOSE: A method for constructing a 512-point FFT using a shuffle memory is provided to embody an effective memory structure by dividing two stages or more stages and storing a conversion result outputted as the row unit in two different FFTs to the first stage FFT and using a shuffle memory performing a function supplying the stored row unit conversion result to the second stage FFT. CONSTITUTION: In a method for embodying a 512-point FFT circuit, the circuit is constructed by dividing a 64-point FFT of the first stage and an 8-point FFT of the second stage. The 64-point FFT of the first stage is divided into two 8-point FFTs. A conversion result being outputted as the row unit at the 64-point FFT of the first stage between the 64-point FFT of the first stage and the 8-point FFT of the second stage is stored. The second shuffle memory(SM2) supplies the stored row unit conversion result to the 8-point FFT of the second stage as the column unit. The first shuffle memory(SM1) stores the initial input sample as the row unit and supplies data to the 64-point FFT of the first stage as the column unit. The third shuffle memory(SM3) stores the output of the 8-point FFT of the second stage at the row unit and outputs the final result of the 512-point FFT as the column unit.
Abstract translation: 目的：提供一种使用混洗存储器构建512点FFT的方法，通过划分两级或更多级并将作为行单位输出的转换结果存储在两个不同FFT中的转换结果存储到第一级FFT和 使用执行向存储的行单位转换结果提供第二阶段FFT的功能的随机存储器。 构成：在一种体现512点FFT电路的方法中，该电路是通过对第一级的64点FFT和第二级的8点FFT进行划分而构成的。 第一级的64点FFT被分为两个8点FFT。 存储在第一级的64点FFT与第二级的8点FFT之间的第一级的64点FFT处作为行单位输出的转换结果。 第二随机存储器（SM2）将存储的行单位转换结果提供给第二级的8点FFT作为列单元。 第一个随机存储器（SM1）将初始输入采样存储为行单元，并将数据提供给第一级的64点FFT作为列单位。 第三混洗存储器（SM3）将第二级的8点FFT的输出存储在行单元中，并输出512点FFT的最终结果作为列单位。
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Patent Agency Ranking
公开(公告)号：KR1019970054894A
公开(公告)日：1997-07-31
申请号：KR1019950047864
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: H01Q19/00
Abstract: 본 발명은 광신호를 이용하는 안테나에 있어 필요한 신호를 외부에서 전달받지 않고 안테나 내부의 회로에서 자체적으로 발생시켜서 복사시키는 내부의 주파수조절 가능한 발진회로를 가지고 있는 구형다이폴안테나에 관한 것으로 상기 광신호를 이용한 안테나는 케이블에 의한 영향을 무시할 수 있고 복사신호뿐만 아니라 제어용 신호등 여러가지 필요한 신호를 광신호를 이용해 내부회로에 전달할 수있는 장점이 있으나 실제 실험을 실시하는 상황에서는 케이블이 외부와의 충격에 쉽게 손상을 입을 수 있고 또한 광신호를 다루는 회로의 특성상 전달되는 신호의 특성이 온도에 밀접하게 의존하는 수가 있다.
이와 같은 문제점을 해결하기 위하여 본 발명에서는 필요한 신호를 외부에서 전달받지 않고 안테나 내부의 회로에서 자체적으로 발생시켜서 복사시키도록 연결된 케이블이 없이 안테나의 자체에서 필요한 신호를 발생시키도록 출력이 구형파의 형태를 가지며 기본주파수외에 많은 고주파 성분을 가지고 있어 기본 주파수 보다 더 높은 주파수의 신호를 얻을 수 있는 안정된 출력을 발생하는 클럭발생기; 상기 클럭발생기의 특정 주파수에 의한 제한을 없애도록 입력된 신호의 주파수를 제어하도록 하는 분주기와; 상기 분주기의 제어에 필요한 신호를 제어하도록 하는 스위치부로 구성되어 안테나의 자체내에서 필요한 주파수의 신호를 조절 가능하도록 한 발진회로를 장착함을 특징으로 하는 것임.-
公开(公告)号：KR1019960025807A
公开(公告)日：1996-07-20
申请号：KR1019940033099
申请日：1994-12-07
Applicant: 한국전자통신연구원
IPC: H03H7/00
Abstract: 본 발명은 결합전송 선로(Coupled Transmission Line) 내부에서 서로 반대 방향의 전력을 전송할 때, 동위상으로 만나는 지점에 저임피던스 전자파(자기장)를, 180도의 위상차를 갖는 지점에서는 고임피던스 전자파(전기파)를 발생시키는 특성을 이용하여 전기장 강도측정기 교정용, 자기장 강도측정기 교정용, 안테나 교정용 및 전기 전자 장비의 불요전자파 간섭 및 내성(EMI/EMS) 측정용 등으로 사용되는 가변 임피던스 전자파 발생장치(VWIG : Variable Wave Impedance Generator)에 관한 것이다.
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公开(公告)号：KR100400056B1
公开(公告)日：2003-09-29
申请号：KR1019990029076
申请日：1999-07-19
Applicant: 한국전자통신연구원
IPC: H03M13/23
Abstract: PURPOSE: A method for judging of high-grade modulation for continuous judging viterbi decoding is provided to improve coding gain by continuous judging viterbi decoding through continuous judging about each bit. CONSTITUTION: A method for judging of high-grade modulation for continuous judging viterbi decoding includes the correlation(303) of each bit composing a symbol. The bit indicated as a square(301) indicates 0 and the bit indicated as a round(302) indicates 1 . Judging of the first information bit of the symbol is carried out by gaining the probability value of bit 0 and bit 1 about the value gained by formalizing signal Q as -sin from the composed table. Judging of the second information bit of the symbol is carried out by calculating the probability value of bit 0 and bit 1 from the table. Judging of the third information bit of the symbol is carried out by gaining the probability value of bit 0 and bit 1 about the value gained by formalizing according to the quadrant, on which the phase value gained from signal I and Q consists.
Abstract translation: 目的：提供连续判断维特比解码的高级调制判断方法，通过连续判断每个比特连续判断维特比解码来提高编码增益。 本发明提供一种连续判断维特比解码的高级调制判断方法，包括构成码元的每个比特的相关（303）。 表示为正方形（301）的位表示0，并且表示为圆形（302）的位表示1。 判断符号的第一个信息比特是通过获得比特0和比特1的概率值来实现的，该比特概率值通过将组合表格中的信号Q形式化为-sin而获得。 通过计算表中第0位和第1位的概率值来判断符号的第二个信息位。 对符号的第三个信息位的判断是通过获得关于通过根据象限进行形式化所获得的值的比特0和比特1的概率值来实现的，其中从信号I和Q获得的相位值由象限组成。
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公开(公告)号：KR100341399B1
公开(公告)日：2002-06-22
申请号：KR1020000004110
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: 본 발명은 고속퓨리에변환(FFT : Fast Fourier Transform) 프로세서에 효율적으로 이용되는 병렬 셔플메모리에 관한 것이다. 종래에는 크기가 다른 두 개의 FFT로 구성된 병렬 구조의 FFT 프로세서를 구현할 경우, 두 개의 FFT의 크기가 서로 다르므로 전치메모리를 이용할 수 없으며, 여러 개의 데이터가 동시에 입출력되어야 하므로 하나의 순차 셔플 메모리를 이용하면 하드웨어의 비용이 높아진다.
따라서, 본 발명의 셔플 메모리회로는, 입력단자로부터 입력되는 8 개의 입력데이터를 8 개의 서로 다른 메모리유닛에 저장하기 위한 입력경로를 결정하며, 상기 입력경로 상에서 데이터 충돌이 발생하지 않도록 상기 입력단자와 상기 메모리 유닛 사이를 연결하는 오메가 네트워크와; 상기 오메가 네트워크를 통해 입력되는 데이터를 저장하는 상기 8 개의 메모리 유닛; 상기 8 개의 메모리 유닛으로부터 각각 출력되는 8 개의 출력 데이터를 8 개의 서로 다른 출력단자로 출력하는 출력경로를 결정하며, 상기 출력경로 상에서 데이터의 충돌이 발생하지 않도록 상기 메모리 유닛과 출력단자 사이를 연결하는 역오메가 네트워크; 및 상기 8 개의 메모리 유닛에 주소를 공급하는 주소 발생기를 포함하여, 행(열) 우선순위로 입력되는 병렬 입력데이터를 열(행) 우선순위의 병렬 출력데이터로 변환하여 출력하도록 한다.-
公开(公告)号：KR1020010076755A
公开(公告)日：2001-08-16
申请号：KR1020000004110
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: PURPOSE: A parallel shuffle memory circuit having a parallel input/output structure is provided to be used in an FFT(fast fourier transform) processor by solving an increase of hardwares being generated in embodying an FFT processor of a parallel structure constructed by two different sized FFT using a parallel shuffle memory having a parallel input/output structure. CONSTITUTION: An omega network(610) decides an input path for storing 'N' pieces input data being inputted from an input terminal to different 'N' piece memory units(630), and connects the input terminal to the memory units for preventing data from being collided in the input path. At least 'N' piece memory units(630) store data being inputted through the omega network(610). A reverse omega network(620) decides an output path for storing 'N' pieces output data being outputted from an output terminal to different 'N' piece output terminals, and connects the memory units(630) to the output terminals for preventing data from being collided in the output path. An address generator(640) supplies addresses to the 'N' piece memory units(630). Parallel input data being inputted as row(column) priority order is converted into parallel output data being inputted as column(row) priority order.
Abstract translation: 目的：提供一种具有并行输入/输出结构的并行混洗存储器电路，用于FFT（快速傅里叶变换）处理器中，通过解决在体现由两个不同大小构成的并行结构的FFT处理器中产生的硬件的增加 使用具有并行输入/输出结构的并行随机存储器进行FFT。 构成：Ω网络（610）决定用于将从输入端子输入的“N”个输入数据存储到不同的“N”个存储器单元（630）的输入路径，并且将输入端子连接到存储器单元以防止数据 不会在输入路径中相撞。 至少“N”个存储单元（630）存储通过ω网络（610）输入的数据。 反向ω网络（620）决定用于将从输出端子输出的“N”个输出数据存储到不同的“N”个输出端子的输出路径，并且将存储器单元（630）连接到输出端子，以防止数据 在输出路径中相撞。 地址发生器（640）将地址提供给“N”个存储单元（630）。 作为行（列）优先级顺序输入的并行输入数据被转换成作为列（行）优先顺序输入的并行输出数据。
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