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公开(公告)号：KR100240646B1
公开(公告)日：2000-01-15
申请号：KR1019970071080
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H04W24/00
Abstract: 본 발명은 CDMA 이동통신 교환기 테스트를 위한 트래픽 시뮬레이터에서 기능 테스트에 사용되는 테스트 메시지 시퀀스 구성 방법에 관한 것으로, 메시지의 송신 방향을 나타내는 방향 필드와, 이동통신 교환기와 기지국 제어 장치간 신호 인터페이스 규격에 정의된 메시지의 식별자 값을 나타내는 메시지 식별자 필드와, 송신 메시지인 경우 메시지 전송전 지연 시간을 나타내고, 수신 메시지인 경우 메시지 수신 타임아웃의 시간을 나타내는 시간 필드와, 메시지 시퀀스의 제어에 필요한 메시지 형태 필드와, 상기 메시지 형태 필드가 지시하는 메시지 형태에 따라 상기 메시지의 수신으로 진행되어야 하는 메시지 시퀀스 그룹내 메시지의 갯수를 나타내는 범위 필드를 포함하여 이루어진 것을 특징으로 한다.
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公开(公告)号：KR100171015B1
公开(公告)日：1999-03-30
申请号：KR1019950053675
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/407
Abstract: 본 발명은 고성능 IPC 네트워크에서 프레임 송신지와 수신지 사이의 통신 경로를 제공하는 고장감내형 트래픽 분산제어 노드 장치에 관한 것으로서, 그 특징은 고성능 IPC 네트워크의 고장감내형 트래픽 분산 제어 노드 장치에 있어서, 링크 스위치 제어기를 통하여 동일 네트워크로 향하는 다중 U-링크별 트래픽을 분산시키는 트래픽 분산 제어 노드 장치와, 동일 목적지 네트워크를 향하는 U-링크들을 그룹화하는 입력 스위칭 매트릭스 장치와, 각 동일 그룹 내의 링크 중에서 출력링크를 결정하는 라운드 로빈 링크 중재 장치와, 그룹별 U-링크들을 입력 순으로 재구성하는 출력 스위칭 매트릭스 장치와, U-링크 그룹 정보를 관리하는 링크 그룹 관리 장치 및 동일 목적지 네트워크를 향하는 U-링크들의 그룹화를 제어하고 그룹 내의 링크 경로를 중재하는 � �크 스위칭 제어 장치를 포함하는 데에 있으므로, 본 발명은 현재 CDMA 시스템 네트워크에 구성되어 있는 실시간 데이터 서비스를 고려한 동일 네트워크 간의 다중 링크 시스템 형상에서 프레임의 목적지 어드레스 영역으로부터 링크 구분을 위한 비트 영역이 없어지므로 결과적으로 네트워크의 노드 수용 능력이 증대되며, 프레임의 목적지 어드레스와 무관하게 다중 링크 사이의 균일한 트래픽 분산이 가능하여 전체적인 데이터 전송률을 최대화시킬 수 있으며, 특정 링크의 장애 발생시 하드웨어 회로만으로 해당 링크를 격리시키고 정상적인 타 링크로 트래픽을 분산시킴으로써 고장감내 기능이 구현될 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR100135917B1
公开(公告)日：1998-06-15
申请号：KR1019940034787
申请日：1994-12-17
Applicant: 한국전자통신연구원
Abstract: 본 발명은 노드 유지 보수 버스의 이중화 장치에 관한 것으로, 이중화 제어선(108)으로 연결되어 있는 제1 및 제2 노드 유지 보수 장치(101, 102); M 버스를 이용하여 상기 제1 및 제2 노드 유지 보수 장치(101, 102)에 연결되는 다수의 노드를 구비하고 있으며 이동 통신 시스팀의 프로세서간 통신 경로를 제공하는 노드들과 노드 유지 보수 장치간의 유지 보수용 버스를 이중화로 운용하여 M 버스에 대한 신뢰성을 향상시키는 효과가 있다.
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公开(公告)号：KR1019970009755B1
公开(公告)日：1997-06-18
申请号：KR1019940036023
申请日：1994-12-22
Applicant: 한국전자통신연구원
Abstract: A frame address tester which controls a transmission path of a message frame in a communication node between highly efficient processors is disclosed. In the tester, a frame transmitting controller(200) delays and transmits 9 bit parallel data of a received message frame by predetermined data clocks. A frame receiving register(203) stores 5 bytes from a starting flag among 8 bit parallel data. A forced insertion zero bit deleting device(204) deletes a forced insertion zero bit among destination addresses transmitted from frame receiving register(203) to form a pure address of 3 bytes. A data mapping processor(206) reconstructs a location of 3 bytes for a path control from forced insertion zero bit deleting device(204). An address register controller(213) receives and transmits external data, address, data writing and reading control signals, and initializes an inner address of 3 bytes.
Abstract translation: 公开了一种在高效处理器之间控制通信节点中的消息帧的传输路径的帧地址测试器。 在测试器中，帧发送控制器（200）通过预定的数据时钟延迟和发送接收到的消息帧的9位并行数据。 帧接收寄存器（203）从8位并行数据中的起始标志存储5个字节。 强制插入零位删除装置（204）删除从帧接收寄存器（203）发送的目的地地址中的强制插入零比特，以形成3字节的纯地址。 数据映射处理器（206）从强制插入零位删除装置（204）重建用于路径控制的3字节的位置。 地址寄存器控制器（213）接收和发送外部数据，地址，数据写入和读取控制信号，并初始化3个字节的内部地址。
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Patent Agency Ranking
公开(公告)号：KR100538025B1
公开(公告)日：2005-12-20
申请号：KR1020020080306
申请日：2002-12-16
Applicant: 한국전자통신연구원
IPC: H04B7/155
Abstract: 본 발명은 차세대 이동통신 기지국 시스템의 다중 동작 모드 장치 및 그 구성 방법에 관한 것이다.
본 발명은 제어국 및 핵심망과의 데이터 송수신 수행하는 차세대 이동통신 기지국 시스템의 다중 동작 모드 장치에 있어서, 적어도 한 개 이상의 제1 채널 장치와 짝을 이루어 동일한 데이터를 동일한 방식으로 처리하거나 또는 짝을 이루지 않은 장치와는 서로 다른 데이터를 서로 다른 방식으로 처리하는 제2 채널 장치 및, 적어도 한 개 이상의 제1 채널 제어 장치와 짝을 이루어 동일한 데이터를 동일한 방식으로 처리하며, 짝을 이룬 제1 채널 제어 장치의 장애 발생 여부를 확인하여 제1 채널 제어 장치의 동작 과정을 대신 수행하는 제2 채널 제어 장치를 포함하는 것을 특징으로 한다.
이를 통하여, 채널 장치 및 채널 제어 장치의 보드 장애로 인한 사용 중인 호 단절 및 그로 인한 기지국 전체의 고장 등을 방지할 수 있다.-
公开(公告)号：KR100513176B1
公开(公告)日：2005-09-07
申请号：KR1020020080305
申请日：2002-12-16
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 차세대 이동통신 시스템에서의 네트워크 프로세서 장치 및 그 구성 방법에 관한 것이다.
본 발명은 기지국, 제어국 및 핵심망을 포함하는 차세대 이동통신 시스템에서의 네트워크 프로세서 장치에 있어서, 다수의 포트를 통해 유입되는 여러 종류의 데이터를 스위칭 및 라우팅 처리하며, 통신 프로세싱 작업 중 고속의 데이터 처리를 수행하는 네트워크 프로세서부, 네트워크 프로세서부를 초기화하며, 통신 프로세싱 작업 중 시간적으로 민감하지 않은 제어 처리를 데이터 처리와 분리하여 수행하는 호스트 프로세서부 및, 여러 대역폭을 가진 다양한 물리 계층을 수용 및 처리하여 ATM(Asynchronous Transfer Mode) 기반의 3세대 및 IP(Internet Protocol) 기반의 4세대 이동통신 시스템에 각각 적용할 수 있도록 하는 물리부를 포함하는 것을 특징으로 한다.
이를 통하여, 하드웨어 및 소프트웨어 개발상의 경제성 향상 및 유지 보수를 용이하게 할 수 있다.-
公开(公告)号：KR100170495B1
公开(公告)日：1999-03-30
申请号：KR1019950047077
申请日：1995-12-06
Applicant: 한국전자통신연구원
IPC: H04L12/417
Abstract: 본 발명은 가상토큰버스 통신장의 매체접근 제어장치 및 제어방법에 관한 것으로, 다수의 노드, 통신망 관리기, 버스중계기, M-bus, D-bus 등을 포함하여 구성되어 각 노드간의 데이타 전송을 위해 가상토큰버스 방식을 이용하는 통신망에 있어서, 상기 노드들이 순환 데이지체인으로 구성되어 이 순환 데이지 체인의 가장 높은 우선순위를 가상토큰의 이동에 따라 각 노드에 순환시켜 모든 노드에게 공정한 버스점유 기회를 부여하고 또한 전송할 메세지를 가지는 노드간의 메세지 전송이 한 번의 스위치오버 시간으로 이루어질 수 있는 매체 접근 제어장치를 더 포함하여 구성되어, 가상토큰버스 통신망에서 매체에 대한 접근제어시 전송할 메세지를 가지는 두 노드 사이에 버스점유기회를 전달하는데 있어서, 순환 데이지 체인(cyclic-daisy-chain)을 이용하여 두 노드의 버스중재주소에 상관없이 항상 한 번의 가상토큰 전달시간이 걸리도록 하여 통신망의 성능 측도인 버스전송주기를 최소화할 수 있는 효과가 있다.
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公开(公告)号：KR100141347B1
公开(公告)日：1998-07-01
申请号：KR1019940035487
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 고성능 프로세서간 통신망 노드의 셀프루팅 경로 제어용 어드레스 애트리뷰트 구조 및 할당 방법에 관한 것으로, 노드에서 수신된 메세지 프레임의 어드레스를 노드 자신이 가지고 있는 어드레스 및 어드레스 애트리뷰트를 응용하여 경로 제어를 수행하므로서 1레벨 이상의 다양한 통신망 토플로지 환경하에서 어드레싱 체계의 변경시에도 셀프 루팅이 가능하도록 하고, 다양한 토플로지 형상하에서도 일정한 노드 그룹에 대한 멀티캐스팅 통신을 구현할 수 있도록 하기 위한 것이다.
이에 따라 본 발명은 다양한 토플로지 형상하에서도 일정한 노드그룹에 대한 멀티캐스팅 통신을 구현 가능하게 하므로 메세지 프레임에 대한 통신망 서비스 품질을 향상시킬 수 있는 효과가 있다.-
公开(公告)号：KR100129143B1
公开(公告)日：1998-04-08
申请号：KR1019940035488
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/801 , H04L12/46 , H04L12/70
Abstract: Disclosed is a matching apparatus for processing packet data utilizing E1 link in a communication network. The apparatus comprises a phase lock loop circuit, a processor matching circuit, a controlling/decoding circuit, an E1 framer, an E1 transmitting/receiving circuit, an IPC matching circuit and a clock generator. The phase lock loop circuit supplies a clock. The processor matching circuit receives a Read/Write signal from a processor. The controlling/decoding circuit decodes the address from the matching circuit by selecting a board, a remote alarm and a local alarm. The E1 framer is initialized and the state of E1 framer is continuously reported to the processor matching circuit. The E1 transmitting/receiving circuit processes and transmits the data from E1 framer and from a line driver. The data, clock and information from the E1 framer are transmitted to the IPC matching circuit.
Abstract translation: 公开了一种用于在通信网络中利用E1链路处理分组数据的匹配装置。 该装置包括锁相环电路，处理器匹配电路，控制/解码电路，E1成帧器，E1发送/接收电路，IPC匹配电路和时钟发生器。 锁相环电路提供时钟。 处理器匹配电路从处理器接收读/写信号。 控制/解码电路通过选择电路板，远程报警器和本地报警器来对来自匹配电路的地址进行解码。 E1成帧器被初始化，并且E1成帧器的状态被连续报告给处理器匹配电路。 E1发送/接收电路从E1成帧器和线路驱动器处理和发送数据。 来自E1成帧器的数据，时钟和信息被传送到IPC匹配电路。
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