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公开(公告)号：KR1019950029957A
公开(公告)日：1995-11-24
申请号：KR1019940007851
申请日：1994-04-14
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: 본 발명은 주전산기3 시스템 제어기 모듈중 DMAC에 관한 것으로, 구성은 DMAC의 모든 동작을 제어하는 상태 제어기(8)와, 제어/상태 레지스터(9), 시스템 버스로의 어드레스를 만드는 시스템 버스 어드레스 생성기(10)와, 버퍼 램(15)을 제어하기 위한 버퍼 램 어드레스/제어신호 생성기(11)로 구성된다.
DMA 전송은 시스템 버스상의 다른 모듈과 시스템 제어기 내의 버퍼 램(15)간의 전송이고 DMAC는 프로세서가 상기 DMA 전송을 명령할 경우 이를 구현하는 제어기이다.
DMAC는 DMA 전송하기 위하여 버퍼 램 제어기(13)에게 버퍼램의 사용권을 요구하여 사용권을 획득하면 요청기(12)시스템 버스의 전송 요구권을 요구하고, 버스전송 요구권을 얻으면 요청기 상태에 따라 시스템 버스 인터페이스(14)와, 버퍼 램(15)간의 데이터 전송을 조정하고, 버퍼 램과 시스템 버스 사용 요구권에 대한 중재를 다시 요청하고, 버퍼 램에 대한 다른 요청이 없을 경우 버퍼 램에 대한 중재를 생략하여 전체적인 전송시간을 단축시킨다.
또한 DMAC의 카운터, 시스템 버스 어드레스 카운터(29), 버퍼 램 어드레스 카운터(30), 전송 크기 카운터(31)를 작은 크기로 나누어 설계하여 제어 신호의 생성을 단순화 시키고 EPLD의 구현을 용이하게 한다.
상기한 바에 대한 DMAC는 시스템 제어기 보드에서 고속의 DMA 전송을 실현시킬 수 있다.-
公开(公告)号：KR1019960015587B1
公开(公告)日：1996-11-18
申请号：KR1019940007851
申请日：1994-04-14
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: a DMAC state controller(8) for controlling the operation about the data transmission with a system bus; a DMAC control/state register(9) for storing control signal and state of the state controller(8); a system bus address generator(10) for generating an address for the data transmission to the system bus; and a buffer RAM address/control generator(11) for generating a buffer RAM address and its control signal by receiving an address from a processor to transmit data to a buffer RAM(15).
Abstract translation: 用于通过系统总线控制关于数据传输的操作的DMAC状态控制器（8）; 用于存储控制信号的DMAC控制/状态寄存器（9）和状态控制器（8）的状态; 系统总线地址发生器（10），用于产生用于数据传输到系统总线的地址; 以及缓冲RAM地址/控制生成器（11），用于通过从处理器接收地址以将数据发送到缓冲RAM（15）来产生缓冲RAM地址及其控制信号。
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3.发明授权
公开(公告)号：KR100126583B1
公开(公告)日：1998-04-03
申请号：KR1019940022874
申请日：1994-09-10
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: Meditator(10) receives data calling signal of system bus from DMAC(2) or processor to be connected to system bus, then it meditates address bus for writing cycle, in case where it wins, outputs win signal to the first state controller(14). State Check Logic(1) decodes response to the transfer result of address or data through system bus to output it to the first and second state controller(14,15) and state register(16). After rack comparator(12) latches data from system bus to check if the latched data is of its own data, it outputs the resulting signal to the first and second state controller(14,15). The first and second state controller(14,15) transfers to be buffer ram of system controller the data of main memory transferred by state check logic(11) and rack comparator, and controls to execute reading cycle by processor.
Abstract translation: 冥想者（10）从DMAC（2）或处理器接收系统总线的数据呼叫信号连接到系统总线，然后冥想写入周期的地址总线，如果获胜，则向第一状态控制器（14）输出win信号 ）。 状态检查逻辑（1）通过系统总线解码对地址或数据的传输结果的响应，将其输出到第一和第二状态控制器（14,15）和状态寄存器（16）。 机架式比较器（12）从系统总线锁存数据，检查锁存数据是否为自己的数据，将其产生的信号输出到第一和第二状态控制器（14,15）。 第一和第二状态控制器（14,15）通过状态检查逻辑（11）和机架比较器传送到系统控制器的缓冲RAM，主控器的数据传输，并通过处理器控制执行读取周期。
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公开(公告)号：KR100121302B1
公开(公告)日：1997-11-22
申请号：KR1019930029615
申请日：1993-12-24
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: Disclosed is a state control method for an interrupt controller on HiPi bus branching to an idle state(82), ARB-WAIT state(84), IC-LATCH state(85), judgement of same ID or same group(86), decoding DEC judgement(87), specified interrupt process(88,89,90) and mediation interrupt process(91,92,93,94,95,96) of a predetermined times, and comprising SAO state(97), VEC1 state, and VEC2 state which can receive a vector, DUMMY1 state ordering the error when transferring, ACK state(100) reproducing a message, and WAIT state judging the completion of interrupt transmittance at the judgement(86). Thereby, the state of an interrupt processors(4,6) can be controlled in accordance with the bus protocol.
Abstract translation: 公开了一种用于分支到空闲状态（82），ARB-等待状态（84），IC-LATCH状态（85），相同ID或相同组（86）的判断的HiPi总线上的中断控制器的状态控制方法，解码 DEC判定（87），指定中断处理（88,89,90）和中断中断处理（91,92,93,94,95,96），包括SAO状态（97），VEC1状态和 能够接收向量的VEC2状态，转移时的DUMMY1状态排序错误，再现消息的ACK状态（100），以及在判断（86）判定中断透射率的完成的WAIT状态）。 因此，可以根据总线协议来控制中断处理器（4,6）的状态。
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5.发明公开시스템 제어기 모듈에서의 요청기 읽기 제어기(Requester Read Controller In System Controller In System Control Module) 失效请求者在系统控制器中读取控制器在系统控制模块中
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Patent Agency Ranking
公开(公告)号：KR1019950022517A
公开(公告)日：1995-07-28
申请号：KR1019930029615
申请日：1993-12-24
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: 본 발명은 HiPi+버스상의 인터럽트(interrupt) 제어기의 상태 제어방법에 관한 것으로서, 본 발명은 IDLE상태(82), ARB+WAIT상태(84), IC-LATCH상태(85), 동일 ID 또는 동일그룹의 판단(86), 디코딩하는 DEC판단(87), 지정인터럽트처리(88,89,90)로 붙기하고, 소정 회수의 중재인터럽트처리(91,92,93,94,95,96)로 붙기, 백터를 받을 수 있는 SAO(97), VEC1(103), VEC2(102), 전송상의 오류를 정리하는 DUMMY1상태(101), 메시지큐를 갱신하는 ACK상태(100), 상기 판단(86)에서 인터럽트 전송이 끝남을 판단하는 WAIT상태(104)로 구성된 제어방법을 제공함으로서 HiPi+버스에서 버스상의 다른 보드나 자기 자신의 인터럽트 요청기에서 전송된 메시지를 상위 모듈인 프로세서에게 전달하기 전송된 메시지를 상위 모듈인 프로세서에게 전달하기 위한 회로중 버스의 프로토콜에 따라 인터럽트처리기(4,6)의 상태 를 제어할 수가 있다.
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公开(公告)号：KR1019970002409B1
公开(公告)日：1997-03-05
申请号：KR1019940007850
申请日：1994-04-14
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: A locking control method and a device in a system control module control an operation of a system bus when a locking operation simultaneously occurs about the same area, prevent a successive system bus usage of another module of checking a locking status, thereby reducing a bus traffic caused by a locking operation. The locking control device includes: a status controller(21); address saver(21) for latching address signal(29) on a system address buffer(26) and saving it; byte enable saver(19) for latching a byte enable signal(30) and saving it; a compare logic(20) for comparing the signals(31,32) stored in the address saver(18) and the byte enable saver(19) with the address signal(29) and the byte enable signal(30); and LCR driver(22) for driving out_lcr signal on the system status bus(28).
Abstract translation: 锁定控制方法和系统控制模块中的装置在同时发生锁定操作时控制系统总线的操作，防止连续的系统总线使用其他模块检查锁定状态，从而减少总线流量 由锁定操作引起。 锁定控制装置包括：状态控制器（21）; 地址保护器（21），用于在系统地址缓冲器（26）上锁存地址信号（29）并保存; 字节使能保护器（19），用于锁存字节使能信号（30）并保存; 用于将存储在地址保护器（18）中的信号（31,32）和字节使能保护器（19）与地址信号（29）和字节使能信号（30）进行比较的比较逻辑（20）; 和用于驱动系统状态总线（28）上的out_lcr信号的LCR驱动器（22）。
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