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公开(公告)号：KR101362116B1
公开(公告)日：2014-02-12
申请号：KR1020100073378
申请日：2010-07-29
Applicant: 한국전자통신연구원
CPC classification number: H04L1/1671 , H04L1/0026
Abstract: 본 발명은 물리 상향링크 공유 채널(Physical Uplink Shared CHannel, PUSCH) 인코더 및 그것의 인코딩 방법에 관한 것이다.
본 발명의 실시 예에 따른 물리 상향링크 공유 채널 인코더는 복수의 인코딩부들 및 각각의 인코딩부로부터 전달되는 데이터를 인터리빙하는 채널 인터리빙부를 포함한다. 여기서, 각각의 인코딩부는 서로 다른 데이터에 대한 인코딩 동작을 수행한다. 그리고, 상기 물리 상향링크 공유 채널 인코더는 각각의 인코딩 동작이 병렬 처리되도록 구성된다.
본 발명의 실시 예에 따른 물리 상향링크 공유 채널 인코더 및 그것의 인코딩 방법에 의하면, 서로 다른 데이터에 대한 인코딩 동작들이 병렬 처리됨으로써 레이턴시가 감소하여 코덱 시스템의 처리 속도가 증가한다. 또한, 코덱 시스템의 처리 속도 증가로 인해, 데이터 통신 시스템의 단위 시간당 처리량(throughput) 및 성능이 향상된다.-
公开(公告)号：KR100912509B1
公开(公告)日：2009-08-17
申请号：KR1020070120903
申请日：2007-11-26
IPC: G06F17/10
Abstract: 역탄젠트 계산 장치는 정의역의 분모의 유효 비트수를 계산하고, 정의역의 분자의 유효 비트수를 계산한다. 또한, 역탄젠트 계산 장치는 분모의 유효 비트수와 분자의 유효 비트수의 차이를 계산하여, 차이를 통해 정의역에 대한 역탄젠트 결과를 계산한다.
이로써, 역탄젠트 계산 방법 및 장치는 적은 하드웨어를 이용하여 역탄젠트 함수를 계산할 수 있다.
역탄젠트Abstract translation: 反正切计算器计算域中分母的有效位数，并计算域中域的有效位数。 另外，反正切计算器计算分母的有效位数与分子有效位数之间的差值，并通过差值计算域的反正切结果。
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公开(公告)号：KR100857906B1
公开(公告)日：2008-09-10
申请号：KR1020070023995
申请日：2007-03-12
Applicant: 한국전자통신연구원
Abstract: 복수의 마스터의 주소 버스 중에서 하나를 하나의 슬레이브의 주소 버스에 연결하도록 제어하기 위해서, 중재기는 복수의 마스터의 주소 버스로부터 복수의 마스터의 우선 순위 정보를 수신하고, 우선 순위 레벨을 비교하여 최우선 순위의 마스터 번호를 선택하고, 최우선 순위의 마스터 번호에 해당하는 전송 길이를 복수의 마스터의 주소 버스로부터 선택하고, 최우선 순위의 마스터 번호를 전송 길이만큼 출력 스테이지에 출력하여 출력 스테이지가 최우선 순위의 마스터 번호의 주소 버스를 전송 길이만큼 하나의 슬레이브 주소 버스에 연결하도록 제어한다.
마스터, 슬레이브, 중재기, 디코딩 정보-
公开(公告)号：KR1020080050190A
公开(公告)日：2008-06-05
申请号：KR1020070023995
申请日：2007-03-12
Applicant: 한국전자통신연구원
Abstract: A method and an arbiter for controlling bus transmission between masters and slaves are provided to transmit data efficiently by informing a priority level and transmission length wanted by a master, and select the master in accordance with the priority level and transmission length. A method for controlling an output stage connecting one master address bus with one slave address bus includes the steps of receiving priority information of masters from address buses of the masters, comparing priority levels to select a number of the master which is a top priority(S110); selecting transmission length corresponding to the number of the master which is a top priority from the address buses of the masters(S120); and outputting the master number of the top priority to an output stage for the time corresponding to the transmission length so that the output stage connects an address bus of the master number of the top priority with the one slave address bus for the time corresponding to the transmission length(S130-S140).
Abstract translation: 提供一种用于控制主机和从机之间的总线传输的方法和仲裁器，用于通过通知主机所要求的优先级和传输长度来有效地发送数据，并根据优先级和传输长度选择主机。 用于控制连接一个主地址总线与一个从地址总线的输出级的方法包括以下步骤：从主站的地址总线接收主站的优先级信息，比较优先级以选择作为最高优先级的主站的数量（S110 ）; 从主机的地址总线选择与主机的号码对应的传输长度（S120）; 并将最高优先级的主编号输出到与发送长度对应的时间的输出级，使得输出级将最高优先级的主编号的地址总线与一个从地址总线相连， 传输长度（S130-S140）。
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Patent Agency Ranking
公开(公告)号：KR100921774B1
公开(公告)日：2009-10-15
申请号：KR1020070126042
申请日：2007-12-06
Abstract: 스크램블링 시퀀스를 생성하는 장치는 복수의 제1 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제1 쉬프트 레지스터, 복수의 제2 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제2 쉬프트 레지스터 및 스크램블링 시퀀스를 생성하는 복수의 제1 배타적 논리합 연산부를 포함한다.
복수의 제1 배타적 논리합 연산부 각각은 복수의 제1 비트 중 하나와 복수의 제2 비트 중 하나를 배타적 논리합 연산하여 스크램블링 시퀀스의 한 비트를 생성하고, 복수의 제1 배타적 논리합 연산부의 개수는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.
복조, 스크램블링 시퀀스, 스크램블링-
公开(公告)号：KR1020090059280A
公开(公告)日：2009-06-11
申请号：KR1020070126042
申请日：2007-12-06
CPC classification number: H04L9/06 , H04L25/03866 , H04L2012/5673
Abstract: An apparatus for generating a scrambling sequence is provided to perform a parallel processing of a signal by outputting a scrambling sequence having the number of bits corresponding to a digital modulation order. A first shift register(R100) moves a plurality of first bits as the number of bits corresponding to a digital modulation order per a clock. A second shift register(R200) moves a plurality of second bits as the number of bits corresponding to a digital modulation order per a clock. A plurality of first exclusive OR operation parts(300) outputs a scrambling sequence as the number of bits corresponding to a digital modulation order per a clock. Each first exclusive OR operation part operates at least one among a plurality of first bits and at least one among a plurality of second bits, and generates one bit of the scrambling sequence.
Abstract translation: 提供一种用于产生加扰序列的装置，通过输出具有对应于数字调制阶数的位数的加扰序列来执行信号的并行处理。 第一移位寄存器（R100）将多个第一位移动为每个时钟对应于数字调制阶数的位数。 第二移位寄存器（R200）将多个第二位移动为每个时钟对应于数字调制阶数的位数。 多个第一异或运算部分（300）输出加扰序列作为每个时钟对应于数字调制阶数的比特数。 每个第一异或运算部分操作多个第一比特和多个第二比特中的至少一个中的至少一个，并产生加扰序列的一个比特。
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公开(公告)号：KR1020090054172A
公开(公告)日：2009-05-29
申请号：KR1020070120903
申请日：2007-11-26
IPC: G06F17/10
CPC classification number: G06F17/10
Abstract: 역탄젠트 계산 장치는 정의역의 분모의 유효 비트수를 계산하고, 정의역의 분자의 유효 비트수를 계산한다. 또한, 역탄젠트 계산 장치는 분모의 유효 비트수와 분자의 유효 비트수의 차이를 계산하여, 차이를 통해 정의역에 대한 역탄젠트 결과를 계산한다.
이로써, 역탄젠트 계산 방법 및 장치는 적은 하드웨어를 이용하여 역탄젠트 함수를 계산할 수 있다.
역탄젠트-
公开(公告)号：KR1020120126385A
公开(公告)日：2012-11-21
申请号：KR1020110044126
申请日：2011-05-11
Applicant: 한국전자통신연구원
CPC classification number: H03M13/27 , H03M2201/176 , H04L1/0045
Abstract: PURPOSE: A deinterleaving device and method are provided to improve a deinterleaving speed by performing deinterleaving whenever interleaved data symbols are received. CONSTITUTION: A receiving part(121) receives data symbols which are interleaved according to an interleaving function. A deinterleaving address generator(122) calculates deinterleaving addresses corresponding to the interleaved data symbols according to a deinterleaving function corresponding to an inverse function of the interleaving function. A deinterleaving processing part(123) directly receives the interleaved data symbols from the receiving part. The deinterleaving processing part performs deinterleaving by changing the order of the interleaved data symbols according to the deinterleaving addresses. [Reference numerals] (110) Interleaving device; (121) Receiving part; (122) Deinterleaving address generator; (123) Deinterleaving processing part; (124) Data storage part; (125) Transmission part
Abstract translation: 目的：提供去交错设备和方法，以便在每当接收到交织的数据符号时执行去交织来提高解交织速度。 构成：接收部（121）接收根据交织功能进行交织的数据符号。 解交织地址生成器（122）根据与交织功能的反函数对应的解交织功能，计算与交织的数据符号对应的解交织地址。 解交织处理部（123）从接收部直接接收交织的数据符号。 去交错处理部分通过根据解交织地址改变交错数据符号的顺序来执行去交织。 （附图标记）（110）交错装置; （121）接收部分; （122）去交错地址发生器; （123）去交织处理部分; （124）数据存储部分; （125）传动部件
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公开(公告)号：KR1020120011528A
公开(公告)日：2012-02-08
申请号：KR1020100073378
申请日：2010-07-29
Applicant: 한국전자통신연구원
CPC classification number: H04L1/1671 , H04L1/0026 , H04L1/0042 , H03M13/27 , H04L1/0071
Abstract: PURPOSE: A physical uplink shared channel encoder for a user device model and an encoding method thereof are provided to encode different data in parallel. CONSTITUTION: A plurality of encoding units encodes different data. A channel interleaving unit(150) interleaves data transmitted from the encoding units. The encoding units includes a CQI(Channel Quality Information)(120), a UL-SCH(UpLink-Shared Channel) encoding unit(110), an RI(Rank Indication) encoding unit(130), and an ACK(ACKnowledgement) encoding unit(140). The RI encoding unit encodes RI data. The ACK encoding unit encodes ACK data.
Abstract translation: 目的：提供一种用于用户设备模型的物理上行链路共享信道编码器及其编码方法，用于并行编码不同数据。 构成：多个编码单元编码不同的数据。 信道交织单元（150）交织从编码单元发送的数据。 编码单元包括CQI（信道质量信息）（120），UL-SCH（上行链路共享信道）编码单元（110），RI（秩指示）编码单元（130）和ACK（确认）编码 单元（140）。 RI编码单元编码RI数据。 ACK编码单元对ACK数据进行编码。
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