公开(公告)号：JP2005080296A

公开(公告)日：2005-03-24

申请号：JP2004245015

申请日：2004-08-25

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： KAPUR MOHIT ,  KIM SONWON

IPC: G01R31/28 ,  H04L1/20 ,  H04L1/24

CPC classification number: H04L1/242

Abstract: PROBLEM TO BE SOLVED: To provide self-synchronizing techniques for checking the accuracy of a pseudorandom bit sequence (PRBS).
SOLUTION: The PRBS being checked may be generated by a device (e.g., a device under test) in response to a PRBS received by the device (e.g., from a PRBS generator). In an aspect of the invention, a PRBS checking technique includes the following steps/operations. For a given clock cycle, the presence of an error bit in the PRBS generated by the device is detected. The error bit represents a mismatch between the PRBS input to the device and the PRBS output from the device. Then, propagation of the error bit is prohibited for subsequent clock cycles. The prohibition step/operation may serve to avoid multiple errors being counted for a single error occurrence and/or masking errors in the PRBS output by the device.
COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供用于检查伪随机比特序列（PRBS）的精度的自同步技术。 解决方案：正在检查的PRBS可以由设备（例如，被测设备）响应于由设备（例如，来自PRBS发生器）接收的PRBS而产生。 在本发明的一个方面，PRBS检查技术包括以下步骤/操作。 对于给定的时钟周期，检测到由设备产生的PRBS中存在错误位。 错误位表示设备的PRBS输入与设备的PRBS输出之间的失配。 然后，错误位的传播在后续的时钟周期被禁止。 禁止步骤/操作可以用于避免针对设备的PRBS输出中的单个错误发生和/或屏蔽错误而计数多个错误。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：DE112015005602B4

公开(公告)日：2024-09-26

申请号：DE112015005602

申请日：2015-12-11

Applicant: IBM

Inventor： BOIVIE RICHARD HAROLD ,  HALL WILLIAM ERIC ,  HUNT GUERNEY ,  PENDARAKIS DIMITRIOS ,  SAFFORD DAVID ROBERT ,  EKANADHAM KATTAMURI ,  KAPUR MOHIT ,  GOLDMAN KENNETH ALAN ,  JAIN BHUSHAN PRADIP ,  VALDEZ ENRIQUILLO ,  SANDON PETER ANTHONY

IPC: G06F12/14 ,  G06F21/53

Abstract: Verfahren zum Schützen von Vertraulichkeit und Integrität eines sicheren Objekts, das in einem Computersystem ausgeführt wird, durch Schützen der Speicherseiten, die Eigentum des sicheren Objekts sind, durch folgende Schritte:Zuweisen einer Kennung zu einem sicheren Objekt, wobei die Kennung für jedes sichere Objekt eindeutig ist;Bezeichnen der Speicherseiten, die Eigentum eines sicheren Objekts sind, mit der Kennung des sicheren Objekts;Führen einer Tabelle der Überwachungseinrichtung für Zugangssteuerung (ACM) für die Speicherseiten in dem System;Steuern des Zugriffs auf Speicherseiten durch Überwachen von Lade- und Speicherbefehlen und Vergleichen von Daten in der ACM-Tabelle mit der Kennung der Software, die diese Befehle ausführt; undBeschränken des Zugriffs auf eine Speicherseite auf den Eigentümer der Speicherseite;Verwenden von sicheren Objekten in einem Computersystem zum Schützen von virtuellen Maschinen in einem System, das ein gleichzeitiges Ausführen mehrerer virtueller Maschinen unterstützt, so dass Daten in einer virtuellen Maschine geschützt sind, so dass andere Software in dem Computersystem auf diese Daten nicht zugreifen oder diese unbemerkt verfälschen kann, wodurch sowohl Vertraulichkeit als auch Integrität der virtuellen Maschine geschützt sind, während die Daten in der virtuellen Maschine der virtuellen Maschine selbst während des Ausführens der virtuellen Maschine zur Verfügung gestellt werden;Bilden eines sicheren Objekts aus dem Abbild einer virtuellen Maschine; undAusführen des sicheren Objekts in einem System, das das Ausführen von sicheren Objekten unterstützt.

公开(公告)号：DE112013001809T5

公开(公告)日：2014-12-11

申请号：DE112013001809

申请日：2013-01-07

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F9/455

Abstract: Ein Verfahren, ein System und ein Computerprogrammprodukt zum Verwenden eines feldprogrammierbaren Gate-Arrays (FPGA) werden offenbart, um den Betrieb einer Testeinheit (DUT) zu simulieren. Die DUT beinhaltet einen Einheitenspeicher, der eine Anzahl von Eingabeanschlüssen aufweist, und das FPGA ist einem Zielspeicher zugehörig, der eine zweite Anzahl von Eingabeanschlüssen aufweist, wobei die zweite Anzahl geringer als die erste Anzahl ist. Bei einer Ausführungsform wird ein bestimmter Satz von Eingaben auf den Einheitenspeicher bei einer Frequenz Fd und in einem definierten Zeitzyklus angewandt, und der bestimmte Satz von Eingaben wird auf den Zielspeicher bei einer Frequenz Ft angewandt. Ft ist größer als FD, und die Zyklusgenauigkeit wird zwischen dem Einheitenspeicher und dem Zielspeicher aufrechterhalten. Bei einer Ausführungsform wird ein zyklusgenaues Modell des DUT-Speichers durch Trennen des Schnittstellenprotokolls des DUT-Speichers von dem Speicher-Array des Zielspeichers erstellt.

公开(公告)号：DE112013000758B4

公开(公告)日：2019-09-26

申请号：DE112013000758

申请日：2013-03-19

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50

Abstract: Verfahren zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger, der zum Simulieren von Operationen einer zu prüfenden Einheit (DUT) verwendet wird, wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei diese mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, wobei das Verfahren aufweist:Zuordnen der Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger, wobei der auf FPGA gestützte Hardware-Beschleuniger mehrere Beschleuniger-Taktgeber enthält, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-gestützten Hardware-Beschleunigers erzeugen, um die Operationen der DUT zu simulieren; undErzeugen von Beschleuniger-Taktsignalen des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Frequenzen, wobei diese mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.

公开(公告)号：GB2515421A

公开(公告)日：2014-12-24

申请号：GB201416778

申请日：2013-01-07

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50 ,  G06F9/455

Abstract: A method, system and computer program product are disclosed for using a Field Programmable Gate Array (FPGA) to simulate operations of a device under test (DUT). The DUT includes a device memory having a number of input ports, and the FPGA is associated with a target memory having a second number of input ports, the second number being less than the first number. In one embodiment, a given set of inputs is applied to the device memory at a frequency Fd and in a defined cycle of time, and the given set of inputs is applied to the target memory at a frequency Ft. Ft is greater than Fd and cycle accuracy is maintained between the device memory and the target memory. In an embodiment, a cycle accurate model of the DUT memory is created by separating the DUT memory interface protocol from the target memory storage array.

公开(公告)号：DE112017007762T5

公开(公告)日：2020-04-16

申请号：DE112017007762

申请日：2017-11-27

Applicant: IBM

Inventor： KAPUR MOHIT ,  KUMPH MUIR ,  STEHLIK JIRI

IPC: G06F1/03 ,  G06F1/02

Abstract: Ein Aspekt umfasst ein direktes digitales Synthesesystem, das einen Signalverlauferzeuger mit einem Signalverlaufarbeitsspeicher umfasst, der betreibbar ist, um eine Mehrzahl von Signalverlaufvektoren zu speichern und einen ausgewählten Signalverlaufvektor auszugeben. Das direkte digitale Synthesesystem umfasst zudem einen Digital-Analog-Wandler, der betreibbar ist, um den ausgewählten Signalverlaufvektor als Reaktion auf einen Referenztakt von einem digitalen Wert in ein analoges Signal umzuwandeln. Das direkte digitale Synthesesystem umfasst ferner eine Steuereinheit, die betreibbar ist, um eine Phasenkontinuität des analogen Signals aufrechtzuerhalten, wenn eine Ausgabe des analogen Signals unterbrochen und wiederaufgenommen wird.

公开(公告)号：DE112015005602T5

公开(公告)日：2017-09-07

申请号：DE112015005602

申请日：2015-12-11

Applicant: IBM

Inventor： HALL WILLIAM ERIC ,  BOIVIE RICHARD HAROLD ,  HUNT GUERNEY ,  PENDARAKIS DIMITRIOS ,  SAFFORD DAVID ROBERT ,  EKANADHAM KATTAMURI ,  KAPUR MOHIT ,  GOLDMAN KENNETH ALAN ,  JAIN BHUSHAN PRADIP ,  VALDEZ ENRIQUILLO ,  SANDON PETER ANTHONY

IPC: G06F12/14

Abstract: Ein Prozessor in einem Computersystem, wobei der Prozessor einen Mechanismus enthält, der ein sicheres Objekt unterstützt, das Daten beinhaltet, die geschützt werden, so dass andere Software in dem Computersystem auf diese Daten nicht zugreifen oder diese unbemerkt verfälschen kann, wodurch sowohl Vertraulichkeit als auch Integrität der Daten des sicheren Objekts geschützt werden, während die Daten des sicheren Objekts dem sicheren Objekt selbst während des Ausführens des sicheren Objekts zur Verfügung gestellt werden. Dieser Mechanismus enthält einen Krypto-Mechanismus, der Daten des sicheren Objekts entschlüsselt und daran Integritätsprüfungen ausführt, wenn die Daten des sicheren Objekts von einem externen Speichersystem in das Computersystem verschoben werden, und einen Integritätswert der Daten des sicheren Objekts verschlüsselt und aktualisiert, wenn die Daten des sicheren Objekts aus dem Computersystem zu dem externen Speichersystem verschoben werden, und einen Speicherschutzmechanismus, der die Vertraulichkeit und Integrität von Daten des sicheren Objekts schützt, wenn sich diese Daten in dem Speicher des Computersystems befinden.

公开(公告)号：DE112013000758T5

公开(公告)日：2014-12-18

申请号：DE112013000758

申请日：2013-03-19

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50

Abstract: Ein Verfahren, ein System und ein Computerprogrammprodukt werden zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger beschrieben, der zum Simulieren von Operationen einer zu prüfenden Einheit (device-under-test, DUT) verwendet wird. Bei einer Ausführungsform enthält die DUT mehrere Einheiten-Taktgeber, die mehrere Einheiten-Taktsignale bei mehreren Frequenzen und bei einem definierten Frequenzverhältnis erzeugen; und der FPGA-Hardware-Beschleuniger enthält mehrere Beschleuniger-Taktgeber, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-Hardware-Beschleuniger erzeugen, um die Operationen der DUT zu simulieren. Bei einer Ausführungsform werden Operationen der DUT dem FPGA-Hardware-Beschleuniger zugeordnet und die Beschleuniger-Taktsignale werden bei mehreren Frequenzen und bei dem definierter Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber erzeugt, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-Hardware-Beschleuniger aufrechtzuerhalten. Bei einer Ausführungsform kann der FPGA-Hardware-Beschleuniger zum Steuern der Frequenzen der mehreren Einheiten-Taktgeber verwendet werden.

公开(公告)号：GB2514503A

公开(公告)日：2014-11-26

申请号：GB201415050

申请日：2013-03-19

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50

Abstract: A method, system and computer program product are disclosed for generating clock signals for a cycle accurate FPGA based hardware accelerator used to simulate operations of a device-under-test (DUT). In one embodiment, the DUT includes multiple device clocks generating multiple device clock signals at multiple frequencies and at a defined frequency ratio; and the FPG hardware accelerator includes multiple accelerator clocks generating multiple accelerator clock signals to operate the FPGA hardware accelerator to simulate the operations of the DUT. In one embodiment, operations of the DUT are mapped to the FPGA hardware accelerator, and the accelerator clock signals are generated at multiple frequencies and at the defined frequency ratio of the frequencies of the multiple device clocks, to maintain cycle accuracy between the DUT and the FPGA hardware accelerator. In an embodiment, the FPGA hardware accelerator may be used to control the frequencies of the multiple device clocks.