公开(公告)号：FR3007185B1

公开(公告)日：2015-06-19

申请号：FR1355439

申请日：2013-06-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

公开(公告)号：FR3007186A1

公开(公告)日：2014-12-19

申请号：FR1355440

申请日：2013-06-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

Abstract: Dispositif de mémoire, comprenant au moins une cellule-mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et une unique cellule-mémoire élémentaire non volatile du type EEPROM (E1) connectée entre une borne d'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM (CELSR).

公开(公告)号：FR2973564A1

公开(公告)日：2012-10-05

申请号：FR1152798

申请日：2011-04-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC ,  WUIDART LUC

IPC: H01L21/66 ,  H01L21/70 ,  H04L9/14

Abstract: Procédé de fabrication d'une plaquette (1) comprenant une multitude de puces (2) séparées par des lignes de découpe (3), caractérisé en ce qu'il comprend une étape de verrouillage d'au moins une puce (2) de la plaquette (1) à l'aide d'une clé secrète, et en ce qu'il comprend une étape d'écriture de cette clé secrète dans au moins une mémoire présente sur la plaquette (1).

公开(公告)号：FR2922341A1

公开(公告)日：2009-04-17

申请号：FR0758230

申请日：2007-10-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BAS GILLES ,  BATTISTA MARC

IPC: G06K19/07 ,  G06K7/08 ,  H04B7/00

Abstract: L'invention concerne un procédé et un circuit de détection d'un signal radiofréquence, comportant au moins un premier transistor MOS à canal d'un premier type, dont la grille est couplée à une borne d'entrée (IN) adaptée à recevoir ledit signal ; un circuit (4, 5, 6) de polarisation du premier transistor, apte à le polariser à un niveau inférieur à sa tension seuil ; et un circuit (8) de détermination de la valeur moyenne du courant dans le premier transistor.

公开(公告)号：FR3107139B1

公开(公告)日：2022-07-29

申请号：FR2001195

申请日：2020-02-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  BATTISTA MARC

IPC: G11C16/02 ,  G06F12/00 ,  G11C7/00 ,  H01L27/115

Abstract: Le dispositif de mémoire (EE) du type mémoire morte électriquement effaçable et programmable comporte des moyens d’écriture (ME) destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture (COM) d’au moins un octet sélectionné (OCT0i-OCT1i) dans au moins un mot mémoire sélectionné (MWi,j) du plan mémoire (PM), l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, et configurés pour générer, lors du cycle d’effacement, une tension d’effacement dans les cellules mémoires (CEL) de tous les octets (OCT0i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j) qui ne sont pas ledit au moins un octet sélectionné (OCT0i-OCT1i). Figure pour l’abrégé : Fig 1

公开(公告)号：FR3065304A1

公开(公告)日：2018-10-19

申请号：FR1753214

申请日：2017-04-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G06F12/02 ,  G06F12/14 ,  G06F13/40

Abstract: Le procédé d'adressage d'un circuit intégré de mémoire non volatile (NVM) du type EEPROM sur un bus du type I2C, et comportant J broches d'identification matérielle (E0, E1, E2), avec J un entier compris entre 1 et 3, affectées de potentiels respectifs définissant un code d'affectation sur J bits, le procédé comprenant : - un premier mode d'adressage (M1) utilisé sélectivement lorsque le code d'affectation est égal à un code de référence fixé sur J bits, comprenant un adressage du plan-mémoire de la mémoire non volatile par une adresse-mémoire (MEMADR) contenue dans les derniers bits de poids faible (LSB) de ladite adresse d'esclave (SLADR) et dans les N premiers octets reçus (DATA1, DATA2), et - un deuxième mode d'adressage (M2) utilisé sélectivement lorsque le code d'affectation est différent du code de référence, comprenant un adressage du plan-mémoire par une adresse-mémoire (MEMADR) contenue dans les N+1 premiers octets reçus.

公开(公告)号：FR3065303A1

公开(公告)日：2018-10-19

申请号：FR1753213

申请日：2017-04-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G06F12/02 ,  G06F11/10 ,  G11C29/52

Abstract: Le procédé d'écriture dans une mémoire du type EEPROM comprend, en présence d'une suite de nouveaux octets (SND) à écrire dans le plan-mémoire (PM) dans au moins un mot-mémoire de destination (Wd) contenant déjà des anciens octets (OD), une vérification (411, 423) pour chaque mot-mémoire de destination (Wd) si les anciens octets (OD) de ce mot-mémoire de destination (Wd) doivent tous ou non être remplacés par de nouveaux octets (ND), le procédé comprenant une lecture des anciens octets (OD) de ce mot-mémoire de destination (Wd) seulement si les anciens octets (OD) ne doivent pas tous être remplacés par de nouveaux octets (ND).

公开(公告)号：FR3039921B1

公开(公告)日：2018-02-16

申请号：FR1557576

申请日：2015-08-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C7/00 ,  G11C5/14 ,  G11C16/00

Abstract: Une opération d'écriture d'au moins une donnée dans au moins une cellule-mémoire du type mémoire morte électriquement programmable et effaçable, comprend au moins une étape d'effacement ou de programmation de ladite cellule par une impulsion correspondante d'effacement ou de programmation. On contrôle le bon ou le mauvais déroulement de l'opération d'écriture par une analyse de la forme de ladite impulsion d'effacement ou de programmation (IMPB) au cours de l'étape correspondante d'effacement ou de programmation, le résultat de cette analyse étant représentatif d'un déroulement correct ou non de l'opération d'écriture.

公开(公告)号：FR3095526B1

公开(公告)日：2022-04-22

申请号：FR1904337

申请日：2019-04-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  BATTISTA MARC

IPC: G06F12/02 ,  G06F3/06

Abstract: Le procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, comprend une programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k). Une première tension positive non nulle (Vlowglobalprog) est appliquée sur les grilles de commande (CGi,j+1) des transistors d’état des cellules mémoires qui ne sont pas sélectionnées, lors de ladite programmation. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3095526A1

公开(公告)日：2020-10-30

申请号：FR1904337

申请日：2019-04-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  BATTISTA MARC

IPC: G06F12/02 ,  G06F3/06

Abstract: Le procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, comprend une programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k). Une première tension positive non nulle (Vlowglobalprog) est appliquée sur les grilles de commande (CGi,j+1) des transistors d’état des cellules mémoires qui ne sont pas sélectionnées, lors de ladite programmation. Figure pour l’abrégé : Fig 1