Dispositif de mémoire EEPROM et procédé d’écriture correspondant

    公开(公告)号:FR3107139B1

    公开(公告)日:2022-07-29

    申请号:FR2001195

    申请日:2020-02-06

    Abstract: Le dispositif de mémoire (EE) du type mémoire morte électriquement effaçable et programmable comporte des moyens d’écriture (ME) destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture (COM) d’au moins un octet sélectionné (OCT0i-OCT1i) dans au moins un mot mémoire sélectionné (MWi,j) du plan mémoire (PM), l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, et configurés pour générer, lors du cycle d’effacement, une tension d’effacement dans les cellules mémoires (CEL) de tous les octets (OCT0i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j) qui ne sont pas ledit au moins un octet sélectionné (OCT0i-OCT1i). Figure pour l’abrégé : Fig 1

    Procédé d’écriture dans une mémoire EEPROM et circuit intégré correspondant

    公开(公告)号:FR3095526B1

    公开(公告)日:2022-04-22

    申请号:FR1904337

    申请日:2019-04-25

    Abstract: Le procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, comprend une programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k). Une première tension positive non nulle (Vlowglobalprog) est appliquée sur les grilles de commande (CGi,j+1) des transistors d’état des cellules mémoires qui ne sont pas sélectionnées, lors de ladite programmation. Figure pour l’abrégé : Fig 1

    Dispositif intégré de protection contre les décharges électrostatiques

    公开(公告)号:FR3096516A1

    公开(公告)日:2020-11-27

    申请号:FR1905367

    申请日:2019-05-22

    Abstract: Le circuit intégré comporte un premier rail d’alimentation comprenant un arbre d'alimentation (VDDTR) configuré pour distribuer une tension d’alimentation dans des éléments actifs du circuit (CI), et un dispositif de protection contre les décharges électrostatiques (ESD) comprenant un deuxième rail d’alimentation (VDDBUS) configuré pour écouler un courant de décharge électrostatique (IESDbus) entre une broche d’alimentation (VDD) et une broche de masse (GND), le deuxième rail d’alimentation (VDDBUS) n’étant connecté à aucun élément actif du circuit (CI). Figure de l’abrégé : figure 1

    Procédé d’écriture dans une mémoire EEPROM et circuit intégré correspondant

    公开(公告)号:FR3095526A1

    公开(公告)日:2020-10-30

    申请号:FR1904337

    申请日:2019-04-25

    Abstract: Le procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, comprend une programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k). Une première tension positive non nulle (Vlowglobalprog) est appliquée sur les grilles de commande (CGi,j+1) des transistors d’état des cellules mémoires qui ne sont pas sélectionnées, lors de ladite programmation. Figure pour l’abrégé : Fig 1

    Circuit intégré comprenant une mémoire non-volatile du type EEPROM et procédé de fabrication correspondant.

    公开(公告)号:FR3122943A1

    公开(公告)日:2022-11-18

    申请号:FR2104996

    申请日:2021-05-11

    Abstract: Le circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable comporte des cellules mémoires (CEL), chaque cellule mémoire (CEL) ayant un transistor d’état (TE) comportant une structure de grilles (SG) comprenant une grille de commande (CG) et une grille flottante (FG) disposée sur une face d’un caisson semiconducteur (PW), ainsi qu’une région de source et une région de drain dans le caisson semiconducteur (PW). La région de drain comporte une première région d’implant capacitif (103) positionnée majoritairement sous la structure de grilles (SG) et une région faiblement dopée (LDD) positionnée majoritairement à l’extérieur de la structure de grilles (SG). La région de source comporte une deuxième région d’implant capacitif (105) positionnée majoritairement à l’extérieur de la structure de grilles (SG), la région de source ne comportant pas de région faiblement dopée. Figure pour l’abrégé : Fig 2

    Dispositif de mémoire EEPROM et procédé d’écriture correspondant

    公开(公告)号:FR3107139A1

    公开(公告)日:2021-08-13

    申请号:FR2001195

    申请日:2020-02-06

    Abstract: Le dispositif de mémoire (EE) du type mémoire morte électriquement effaçable et programmable comporte des moyens d’écriture (ME) destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture (COM) d’au moins un octet sélectionné (OCT0i-OCT1i) dans au moins un mot mémoire sélectionné (MWi,j) du plan mémoire (PM), l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, et configurés pour générer, lors du cycle d’effacement, une tension d’effacement dans les cellules mémoires (CEL) de tous les octets (OCT0i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j) qui ne sont pas ledit au moins un octet sélectionné (OCT0i-OCT1i). Figure pour l’abrégé : Fig 1

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