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公开(公告)号：FR3106941B1
公开(公告)日：2022-12-02
申请号：FR2001096
申请日：2020-02-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
Abstract: Protection contre des surtensions La présente description concerne un dispositif (3) comprenant un pont redresseur (4) comprenant : une branche connectée entre des premier (202) et deuxième (201) noeuds ; une autre branche comprenant des premier (208) et deuxième (209) transistors MOS en série entre les premier (201) et deuxième (202) noeuds et ayant leurs sources reliées entre elles ; une résistance (R1) connectant la grille du premier transistor (208) et le deuxième noeud (201) ; une autre résistance (R2) connectant la grille du deuxième transistor (209) et le premier noeud (202) ; et pour chaque transistors (208, 209), un circuit (300) comprenant des première (301) et deuxième (302) bornes connectées respectivement au drain à la grille dudit transistor (208, 209), et étant configuré pour coupler électriquement ses première et deuxième bornes lorsqu'une tension entre la première borne dudit circuit et la première borne de l'autre circuit est supérieure à un seuil dudit circuit. Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3070221B1
公开(公告)日：2020-05-15
申请号：FR1757701
申请日：2017-08-16
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: H01L27/105
Abstract: L'invention concerne une puce électronique comprenant : des premiers transistors (8) connectés en parallèle et séparés les uns des autres par des premières tranchées isolantes (S2) ; et des seconds transistors (4) séparés les uns des autres par des secondes tranchées isolantes (S1), les premières tranchées isolantes ayant une largeur maximale inférieure aux largeurs maximales de toutes les secondes tranchées isolantes.
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公开(公告)号：FR3053156B1
公开(公告)日：2018-11-16
申请号：FR1656020
申请日：2016-06-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BOUTON GUILHEM
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4.发明专利
公开(公告)号：FR3065304A1
公开(公告)日：2018-10-19
申请号：FR1753214
申请日：2017-04-12
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BATTISTA MARC
Abstract: Le procédé d'adressage d'un circuit intégré de mémoire non volatile (NVM) du type EEPROM sur un bus du type I2C, et comportant J broches d'identification matérielle (E0, E1, E2), avec J un entier compris entre 1 et 3, affectées de potentiels respectifs définissant un code d'affectation sur J bits, le procédé comprenant : - un premier mode d'adressage (M1) utilisé sélectivement lorsque le code d'affectation est égal à un code de référence fixé sur J bits, comprenant un adressage du plan-mémoire de la mémoire non volatile par une adresse-mémoire (MEMADR) contenue dans les derniers bits de poids faible (LSB) de ladite adresse d'esclave (SLADR) et dans les N premiers octets reçus (DATA1, DATA2), et - un deuxième mode d'adressage (M2) utilisé sélectivement lorsque le code d'affectation est différent du code de référence, comprenant un adressage du plan-mémoire par une adresse-mémoire (MEMADR) contenue dans les N+1 premiers octets reçus.
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公开(公告)号：FR3065303A1
公开(公告)日：2018-10-19
申请号：FR1753213
申请日：2017-04-12
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BATTISTA MARC
Abstract: Le procédé d'écriture dans une mémoire du type EEPROM comprend, en présence d'une suite de nouveaux octets (SND) à écrire dans le plan-mémoire (PM) dans au moins un mot-mémoire de destination (Wd) contenant déjà des anciens octets (OD), une vérification (411, 423) pour chaque mot-mémoire de destination (Wd) si les anciens octets (OD) de ce mot-mémoire de destination (Wd) doivent tous ou non être remplacés par de nouveaux octets (ND), le procédé comprenant une lecture des anciens octets (OD) de ce mot-mémoire de destination (Wd) seulement si les anciens octets (OD) ne doivent pas tous être remplacés par de nouveaux octets (ND).
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Patent Agency Ranking
公开(公告)号：FR3048115B1
公开(公告)日：2018-07-13
申请号：FR1651301
申请日：2016-02-18
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: G11C16/10
Abstract: Il est proposé un dispositif de mémoire du type mémoire non volatile électriquement effaçable et programmable, comprenant un plan-mémoire matriciel (PM) de cellules-mémoire (CEL) connectées à des lignes de bit (BL), des moyens de programmation (MPR) configurés pour sélectionner une cellule-mémoire (CEL) et appliquer une impulsion de programmation (VSBL) sur la ligne de bit (BL) correspondante. Selon une caractéristique générale, le plan-mémoire (PM) est situé dans un caisson local à potentiel flottant (PW) et les moyens de programmation (MPR) sont configurés pour augmenter le potentiel dudit caisson local (PW) simultanément à l'application de l'impulsion de programmation sur la ligne de bit (BL) d'une cellule-mémoire (CEL) sélectionnée.
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7.发明专利
公开(公告)号：FR3048114B1
公开(公告)日：2018-03-30
申请号：FR1651431
申请日：2016-02-22
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: G11C16/02 , H01L27/115
Abstract: Le procédé d'écriture dans un point-mémoire (PTM) de type mémoire électriquement effaçable et programmable, comprend au moins une opération d'écriture d'une donnée comportant une étape d'effacement (EFF) et/ou une étape de programmation (PRG) utilisant chacune un effet tunnel. Le point-mémoire (PTM) comprend une première cellule-mémoire (CLER) comportant un premier transistor (TFGR) ayant un premier oxyde (OXR) surmonté par une première grille flottante (FGR) et une deuxième cellule-mémoire (CLEB) comportant un second transistor (TFGB) ayant un second oxyde (OXB) surmonté par une seconde grille flottante (FGB) connectée à la première grille flottante (FGR), et l'étape d'effacement (EFF) et/ou l'étape de programmation (PRG) comporte chacune une première phase (Pel, Ppl) dans laquelle on met en œuvre un effet tunnel identique à travers chaque oxyde (OXR, OXB), et une seconde phase (Pe2, Pp2) dans laquelle on augmente la tension aux bornes de l'un des premier et second oxydes (OXR, OXB), tout en diminuant la tension aux bornes de l'autre oxyde (OXB, OXR) de l'autre transistor de l'autre cellule-mémoire.
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公开(公告)号：FR3039921B1
公开(公告)日：2018-02-16
申请号：FR1557576
申请日：2015-08-06
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BATTISTA MARC
Abstract: Une opération d'écriture d'au moins une donnée dans au moins une cellule-mémoire du type mémoire morte électriquement programmable et effaçable, comprend au moins une étape d'effacement ou de programmation de ladite cellule par une impulsion correspondante d'effacement ou de programmation. On contrôle le bon ou le mauvais déroulement de l'opération d'écriture par une analyse de la forme de ladite impulsion d'effacement ou de programmation (IMPB) au cours de l'étape correspondante d'effacement ou de programmation, le résultat de cette analyse étant représentatif d'un déroulement correct ou non de l'opération d'écriture.
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公开(公告)号：FR3017981A1
公开(公告)日：2015-08-28
申请号：FR1451599
申请日：2014-02-27
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
Abstract: L'invention concerne un procédé de programmation d'une mémoire EEPROM comportant : un premier mode (MODE1) dans lequel une écriture dans des cellules s'effectue sous une première tension (HT1) ; et un deuxième mode (MODE2) dans lequel l'écriture s'effectue sous une deuxième tension (HT2), inférieure à la première.
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公开(公告)号：FR2976115B1
公开(公告)日：2013-07-05
申请号：FR1154718
申请日：2011-05-30
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: G11C11/4094 , G11C14/00
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