公开(公告)号：JP2021174983A

公开(公告)日：2021-11-01

申请号：JP2021043788

申请日：2021-03-17

Applicant: エスティーマイクロエレクトロニクス エス.アール.エル. ,  STMicroelectronics S.r.l.

Inventor： シモーネ ラスクーナ ,  パオロ バダラ ,  アンナ バッシ ,  ガブリエレ ベッロッキ

IPC: H01L29/872 ,  H01L29/861 ,  H01L29/868 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78 ,  H01L21/336 ,  H01L21/265 ,  H01L21/268 ,  H01L29/47 ,  H01L21/329

Abstract: 【課題】 SiCを基礎とした電子装置(50)の製造方法を提供する。 【解決手段】 該製造方法は、N型の導電度を有しているSiCの固体本体(52)の表側側部(52a)においてP型のドーパント種を注入して該表側側部(52a)から開始して該固体本体内へ或る深さ延在し且つ前記表側側部(52a)と同一面状の上部表面を有している注入領域(59’)を形成するステップと、該注入領域(59’)内に一つ又はそれ以上のカーボンリッチ層、例えばグラフェン及び/又はグラファイト層、を形成すると共に、同時的に、P型の該ドーパント種を活性化させるために1500℃乃至2600℃の間の温度に該注入領域(59’)の加熱を発生させるべく該注入領域(59’)へ向けて指向されたレーザービーム(82)を発生させるステップ、を包含している。 【選択図】 図2

公开(公告)号：JP5872163B2

公开(公告)日：2016-03-01

申请号：JP2011002313

申请日：2011-01-07

Applicant: オムロン株式会社 ,  エスティーマイクロエレクトロニクス エス.アール.エル. ,  STMicroelectronics S.r.l.

Inventor： 笠井 隆 ,  佐藤 正武 ,  内田 雄喜 ,  イジノ パドヴァーニ ,  フィリッポ デイビッド ,  セバスチアーノ コンティ

IPC: H04R3/00 ,  H04R19/04

CPC classification number: H04R19/04 ,  B81B3/0021 ,  H04R1/023 ,  H04R19/005 ,  H04R19/016 ,  H04R3/00 ,  H04R3/005 ,  H04R31/00 ,  H04R1/086 ,  H04R2201/003 ,  H04R2499/11

公开(公告)号：JP2021174984A

公开(公告)日：2021-11-01

申请号：JP2021044497

申请日：2021-03-18

Applicant: エスティーマイクロエレクトロニクス エス.アール.エル. ,  STMicroelectronics S.r.l.

Inventor： シモーネ ラスクーナ ,  マリオ ジウセッペ サッジーオ ,  ジオバッニ フランコ

IPC: H01L29/43 ,  H01L21/329 ,  H01L29/47 ,  H01L29/872 ,  H01L29/417 ,  H01L29/868 ,  H01L29/861 ,  H01L29/78 ,  H01L29/12 ,  H01L21/336 ,  H01L21/428 ,  H01L21/268 ,  H01L21/28

Abstract: 【課題】SiCを基礎とした電子装置及びSiCを基礎とした電子装置を製造する方法を提供する。 【解決手段】方法は、ウエハ100の基板53上の、N型の導電度を有するSiCからなるドリフト層52の上部表面上に、P型のドーパント種を注入させて該表面から開始して該ドリフト層内へ延在し、かつ、ドリフト層の上部表面と同一面状の上部表面を有している注入領域59’を形成するステップと、注入領域59’において第1カーボンリッチ電気的コンタクト領域59”を形成すべく1500℃乃至2600℃の間の温度へ注入領域59’の加熱を発生させるために、注入領域59’へ向けて指向されたレーザービーム82を発生させるステップ、を有している。第1カーボンリッチ電気的コンタクト領域59”はオーミックコンタクトを形成する。 【選択図】図7D

公开(公告)号：JP2021141322A

公开(公告)日：2021-09-16

申请号：JP2021030603

申请日：2021-02-26

Applicant: エスティーマイクロエレクトロニクス エス.アール.エル. ,  STMicroelectronics S.r.l.

Inventor： シモーネ ラスクーナ ,  パオロ バダラ ,  アンナ バッシ ,  マリオ ジウセッペ サッジーオ ,  ジオバッニ フランコ

IPC: H01L29/872 ,  H01L29/739 ,  H01L29/78 ,  H01L21/336 ,  H01L29/12 ,  H01L21/28 ,  H01L29/417 ,  H01L21/265 ,  H01L21/329

Abstract: 【課題】 SiCを基礎とする電子装置(50)を製造する改良した方法及びそれにより製造される電子装置を提供する。 【解決手段】 本方法は、SiCの基板(53)を用意し;該基板の前部上にSiCの構造層(52)を形成し;本電子装置(50)の使用期間中に電流の発生及び/又は導通における役割を有しているアクティブ領域を該構造層(52)内に形成し;第1電気端子(58)を該構造層(52)上に形成し;該基板の後部にチタンの中間層(72)を形成し;チタン化合物のオーミックコンタクトの形成のため局所的加熱を発生させるためにレーザービーム(82)によって該中間層(72)を加熱し;及び、本電子装置の第2電気端子(57)を該中間層上に形成する、上記各ステップを有している。 【選択図】 図6

公开(公告)号：JP5740726B2

公开(公告)日：2015-06-24

申请号：JP2010106511

申请日：2010-05-06

Applicant: エスティーマイクロエレクトロニクスエス.アール.エル ,  STMicroelectronics S.r.l.

Inventor： バガレリ フルビオ ギアコモ ,  マラノ ビンセンツォ ,  ポリ エンリコ

IPC: H02P8/00

CPC classification number: H02P8/12 ,  H02P8/22

公开(公告)号：TW200709305A

公开(公告)日：2007-03-01

申请号：TW095124809

申请日：2006-07-07

Applicant: ST麥克電子股份有限公司 STMICROELECTRONICS S.R.L.

Inventor： 費路奇歐 弗利席那 FRISINA, FERRUCCIO ,  馬力歐 吉烏塞佩 薩吉歐 SAGGIO, MARIO GIUSEPPE

IPC: H01L

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068

Abstract: 一種垂直功率MOS電晶體於半導體基板之製造方法,此半導體基板包括具有第一型導電率之寬能隙的第一表面半導體層,其步驟包括:形成溝渠區域於第一表面半導體層中;填充具有第二型導電率之寬能隙的第二半導體層於溝渠區域中,以在第一表面半導體層中形成包含有第二型導電率之半導體部分;實施至少一第一型雜質離子植入於半導體部分中,以形成第二型導電率的植入本體區域;實施至少一第二型雜質離子植入於本體區域中,以形成至少一第一型導電率的源極區域於本體區域內;實施活化熱製程,其具適於完成本體與源極區域形成的低熱預算。

Abstract in simplified Chinese: 一种垂直功率MOS晶体管于半导体基板之制造方法,此半导体基板包括具有第一型导电率之宽能隙的第一表面半导体层,其步骤包括:形成沟渠区域于第一表面半导体层中;填充具有第二型导电率之宽能隙的第二半导体层于沟渠区域中,以在第一表面半导体层中形成包含有第二型导电率之半导体部分;实施至少一第一型杂质离子植入于半导体部分中,以形成第二型导电率的植入本体区域;实施至少一第二型杂质离子植入于本体区域中,以形成至少一第一型导电率的源极区域于本体区域内;实施活化热制程,其具适于完成本体与源极区域形成的低热预算。

公开(公告)号：TW200735227A

公开(公告)日：2007-09-16

申请号：TW095122462

申请日：2006-06-22

Applicant: ST麥克電子股份有限公司 STMICROELECTRONICS S.R.L.

Inventor： 費路奇歐 弗利席那 FRISINA, FERRUCCIO ,  馬力歐 吉烏塞佩 薩吉歐 SAGGIO, MARIO GIUSEPPE ,  安傑羅 馬格利 ANGELO MAGRI

IPC: H01L

CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L21/047 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068 ,  H01L29/6653 ,  H01L29/7835

Abstract: 製造在半導體基板(1,1a;10,11)上的電子裝置具有禁止寬頻帶的方法,包括:形成一遮蔽結構(3a,20)於該半導體基板(1,1a;10,11)上,包括:移除至少一介電層(2,20)的複數個區域,露出該半導體基板(1,1a;10,11);進行至少一離子植入,在該半導體基板(1,1a;10,11)中植入一第一型的摻雜物,形成至少一第一植入區域(4,40);進行至少一離子植入,在該半導體基板(1,1a;10,11)中植入一第二型的摻雜物,在該第一植入區域(4,40)中形成至少一第二植入區域(6,6c;60,61),該方法之特徵在於,包括該第一型及第二型摻雜物之至少一熱活化程序,以低熱預算以完成該至少第一及第二植入區域(4,40;6,60)的結構。

Abstract in simplified Chinese: 制造在半导体基板(1,1a;10,11)上的电子设备具有禁止宽带带的方法,包括:形成一屏蔽结构(3a,20)于该半导体基板(1,1a;10,11)上,包括:移除至少一介电层(2,20)的复数个区域,露出该半导体基板(1,1a;10,11);进行至少一离子植入,在该半导体基板(1,1a;10,11)中植入一第一型的掺杂物,形成至少一第一植入区域(4,40);进行至少一离子植入,在该半导体基板(1,1a;10,11)中植入一第二型的掺杂物,在该第一植入区域(4,40)中形成至少一第二植入区域(6,6c;60,61),该方法之特征在于,包括该第一型及第二型掺杂物之至少一热活化进程,以低热预算以完成该至少第一及第二植入区域(4,40;6,60)的结构。

公开(公告)号：TW200707558A

公开(公告)日：2007-02-16

申请号：TW095124807

申请日：2006-07-07

Applicant: ST麥克電子股份有限公司 STMICROELECTRONICS S.R.L.

Inventor： 馬力歐 吉烏塞佩 薩吉歐 SAGGIO, MARIO GIUSEPPE ,  費路奇歐 弗利席那 FRISINA, FERRUCCIO

IPC: H01L

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068

Abstract: 一種製造垂直功率MOS電晶體於寬能隙半導體基板上之方法,其中基板(10)包括寬能隙的表面半導體層(11),此方法包括步驟:形成一阻擋結構(12)於表面半導體層(11)上,並使表面半導體層(11)之複數個面積為暴露;實施至少一第一型摻雜物之第一離子植入於表面半導體層(11)中,以形成至少一深植入區域(14a);實施至少一第一型摻雜物之第二離子植入於表面半導體層(11)中;實施至少一第二型摻雜物之離子植入於表面半導體層(11)中;以及實施低熱預算之活化熱製程,以完成本體區域(16)、源極區域(18)以及深植入區域(14a)之形成。

Abstract in simplified Chinese: 一种制造垂直功率MOS晶体管于宽能隙半导体基板上之方法,其中基板(10)包括宽能隙的表面半导体层(11),此方法包括步骤:形成一阻挡结构(12)于表面半导体层(11)上,并使表面半导体层(11)之复数个面积为暴露;实施至少一第一型掺杂物之第一离子植入于表面半导体层(11)中,以形成至少一深植入区域(14a);实施至少一第一型掺杂物之第二离子植入于表面半导体层(11)中;实施至少一第二型掺杂物之离子植入于表面半导体层(11)中;以及实施低热预算之活化热制程,以完成本体区域(16)、源极区域(18)以及深植入区域(14a)之形成。

公开(公告)号：TW200637003A

公开(公告)日：2006-10-16

申请号：TW095106475

申请日：2006-02-24

Applicant: ST麥克電子股份有限公司 STMICROELECTRONICS S.R.L.

Inventor： 馬力歐 吉烏塞佩 薩吉歐 SAGGIO, MARIO GIUSEPPE ,  費路奇歐 弗利席那 FRISINA, FERRUCCIO

IPC: H01L

CPC classification number: H01L29/66712 ,  H01L29/0634 ,  H01L29/0847 ,  H01L29/1095

Abstract: 本發明係有關於一種整合於一第一型導電性半導體基板中之功率電子裝置，其包括有複數個基本單元，每一此基本單元包括：一帶有第二型導電性之本體區域(40)，其係形成於此形成於此半導體基板(100)中之第一型導電性中之一半導體層(20)內；一帶有此第二型導電性之行區域(50)，其係形成於此本體區域之(40)下之半導體層(20)中；此元件之特徵在於，此半導體層(20)包括複數個彼此疊置之半導體層(21,22,23,24)，其中每一層之電阻係與其他層之電阻不同，同時其特徵在於此行區域(50)包括複數個摻雜子區域(51,52,53,54)，每一此摻雜子區域係位於此些半導體層(21,22,23,24)之一中，其中每一此摻雜子區域(51,52,53,54)中之電荷量係平衡此每一此摻雜子區域(51,52,53,54)所在之半導體層(21,22,23,24)中之電荷量。

Abstract in simplified Chinese: 本发明系有关于一种集成于一第一型导电性半导体基板中之功率电子设备，其包括有复数个基本单元，每一此基本单元包括：一带有第二型导电性之本体区域(40)，其系形成于此形成于此半导体基板(100)中之第一型导电性中之一半导体层(20)内；一带有此第二型导电性之行区域(50)，其系形成于此本体区域之(40)下之半导体层(20)中；此组件之特征在于，此半导体层(20)包括复数个彼此叠置之半导体层(21,22,23,24)，其中每一层之电阻系与其他层之电阻不同，同时其特征在于此行区域(50)包括复数个掺杂子区域(51,52,53,54)，每一此掺杂子区域系位于此些半导体层(21,22,23,24)之一中，其中每一此掺杂子区域(51,52,53,54)中之电荷量系平衡此每一此掺杂子区域(51,52,53,54)所在之半导体层(21,22,23,24)中之电荷量。

公开(公告)号：TW200409140A

公开(公告)日：2004-06-01

申请号：TW092124462

申请日：2003-09-04

Applicant: 超微電子公司 STMICROELECTRONICS S.R.L.

Inventor： 伯蘭尼莫里吉歐法蘭西斯哥 PERRONI MAURIZIO FRANCESCO ,  史凱威佐安德莉雅 SCAVUZZO ANDREA ,  波里茲沙維托 POLIZZI SALVATORE

IPC: G11C

CPC classification number: G06F13/4243

Abstract: 本發明有關一種記憶體裝置，能經由數種通訊協定之存取，此等協定具有：．至少一雙介面，當其藉一個別之啟動信號而啟動時，均能解碼某一通訊協定，且耦合至一外接匯流排、地址匯流排以及資料匯流排，各介面接收一時序信號，用於產生一晶片啟動指令以及一寫入啟動指令，以及．針對使用介面之自動選擇電路，耦合至外接匯流排，且輸入時隨同時序信號及協定週期之開始信號，在協定之前言碼部分，比較傳輸之位元及對應於所支援之協定的不同前言碼之預設位元型態，根據傳輸前言碼序列之開始信號的邊緣部分，產生相關介面之啟動信號。

Abstract in simplified Chinese: 本发明有关一种内存设备，能经由数种通信协定之存取，此等协定具有：．至少一双界面，当其藉一个别之启动信号而启动时，均能译码某一通信协定，且耦合至一外置总线、地址总线以及数据总线，各界面接收一时序信号，用于产生一芯片启动指令以及一写入启动指令，以及．针对使用界面之自动选择电路，耦合至外置总线，且输入时随同时序信号及协定周期之开始信号，在协定之前言码部分，比较传输之比特及对应于所支持之协定的不同前言码之默认比特型态，根据传输前言码串行之开始信号的边缘部分，产生相关界面之启动信号。