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公开(公告)号：CN101482811A
公开(公告)日：2009-07-15
申请号：CN200910000709.0
申请日：2009-01-07
Applicant: 模拟装置公司
Inventor： 道格拉斯·戈德
IPC: G06F9/38
CPC classification number: G06F15/8015
Abstract: 公开了一种用于增强的计算能力的处理器体系结构。一种数字信号处理器包括：控制块，被配置用于基于存储的程序来发出指令；以及计算阵列，包括两个或更多个计算引擎，所述计算阵列被配置成使得所发出的所述指令中的每个指令在连续的时段、在至少所述计算引擎的子集中的连续的计算引擎中执行。该数字信号处理器可以随控制处理器一起使用，或者可以作为独立的处理器来使用。该计算阵列可以被配置成使得所发出的指令中的每个指令在连续的时段流经至少所述计算引擎的子集中的、连续的计算引擎。
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公开(公告)号：CN100466476C
公开(公告)日：2009-03-04
申请号：CN03824304.0
申请日：2003-07-29
Applicant: 模拟装置公司
IPC: H03M1/00
CPC classification number: H03M1/1245 , H03M1/468
Abstract: 本发明提供了一种开关电容电路，包括：第一电容器、第二电容器，和至少一个开关，至少一个开关在笫一时间间隔期间可操作，以便：(1)把第一电容器连接在具有第一电压的第一信号线和具有第二电压的第二信号线之间，和(2)把第二电容器连接在具有第一电压的第一信号线和具有第三电压的第三信号线之间，第三电压和第二电压不同，并且，至少一个开关在第二时间间隔期间可操作，以便把第一电容器和第二电容器分别从第二和第三信号线断开，并把第一电容器与第二电容器并联，其中，在第一间隔期间，第一电容器相对于第二电压采样第一电压，并且，第二电容器相对于第三电压采样第一电压。
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公开(公告)号：CN101263656A
公开(公告)日：2008-09-10
申请号：CN200680033397.8
申请日：2006-08-07
Applicant: 模拟装置公司
Inventor： 克里斯托弗·彼得·赫里尔 , 加里·罗伯特·卡罗
CPC classification number: H03M1/0697 , H03M1/468
Abstract: 当最低有效位LSB被确定时，正常的SAR转换结束。这表示第一试验。在本发明中，还确定N个附加位。每个附加位表示一个校正试验。在最后位的正常的(第一)位试验之后的转换结果加上在每次附加校正位试验之后的结果被当作有效结果。通过将N+1个结果相加在一起而获得最后的结果。因为所述N+1个结果在不同的情况下确定，所以减少了比较器噪声的影响。这种方法的另外的益处是获得了较高的分辨率结果。例如，后面有三个附加的+/－0.5位校正位试验的16位转换器当将四个结果相加在一起时可以产生18位的转换结果。
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公开(公告)号：CN101133591A
公开(公告)日：2008-02-27
申请号：CN200680006822.4
申请日：2006-03-02
Applicant: 模拟装置公司
IPC: H04L7/00
CPC classification number: H03L7/0814 , H03L7/091 , H04L7/033
Abstract: 本发明公开了采用仿真器中的再生时钟信号来动态调整数据信号以增加仿真器与评估板之间的通信速度的装置、方法和产品。在一个实施例中，这通过以预定频率将参考时钟信号施加到数字电路来实现。延迟返回数据信号则从数字电路抽样。抽样延迟返回数据信号则与预期返回数据信号进行比较。然后，作为比较结果的函数来调整延迟返回数据信号，以增加仿真器与评估板之间的通信速度。
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公开(公告)号：CN101107500A
公开(公告)日：2008-01-16
申请号：CN200680003216.7
申请日：2006-01-12
Applicant: 模拟装置公司
CPC classification number: H01L31/0203 , G01J1/04 , G01J1/0411 , G01J5/02 , G01J5/024 , G01J5/04 , G01J5/045 , G01J5/08 , G01J5/0803 , G01J5/0806 , G01J5/0846 , H01L31/02325 , H01L2924/16235
Abstract: 本发明提供了形成在第一基底中的传感器元件和形成在第二基底中的至少一个光学元件，所述第一和第二基底相对于彼此配置，使得所述第二基底在所述至少一个传感器元件上方形成帽，所述至少一个光学元件被配置用于将所述帽上的入射辐射引导到所述至少一个传感器元件。
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Patent Agency Ranking
公开(公告)号：CN101036298A
公开(公告)日：2007-09-12
申请号：CN200580034153.7
申请日：2005-07-13
Applicant: 模拟装置公司
Inventor： P·多米尼克
IPC: H03M7/40
Abstract: 提出的技术使用赫夫曼代码本的基本性质来基于赫夫曼代码本解码具有多个可变长度的代码字的编码数据位流。这通过基于可能值排序赫夫曼代码本中的代码字(120)来实现。使用赫夫曼代码本中的代码字的基本参数计算可能值。从编码数据位流提取具有预定长度的当前位序列(140)。然后使用赫夫曼代码本中的代码字的基本参数计算被提取位序列的可能值(150)。然后搜索被排序的赫夫曼代码本以找到被排序赫夫曼代码本中的计算出的可能值(160)，该可能值基本接近于被提取位序列的计算出的可能值。基于搜索的结果解码被提取的当前位序列(170)。
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公开(公告)号：CN1977225A
公开(公告)日：2007-06-06
申请号：CN200580021862.1
申请日：2005-06-14
Applicant: 模拟装置公司
Inventor： 斯特凡·玛林卡
IPC: G05F3/30
Abstract: 提供了一种电压电路，其包括具有第一和第二输入并具有驱动电流镜电路的输出的第一放大器。来自所述电流镜电路的输出驱动分别耦接到所述放大器的第一和第二输入的第一和第二晶体管。所述第一晶体管的基极耦接到所述放大器的第二输入，并且所述第一晶体管的集电极耦接到所述放大器的第一输入，使得所述放大器将所述第一晶体管的基极和集电极保持在同一电位。所述第一和第二晶体管适于工作在不同的电流密度下，使得可以在耦接到所述第二晶体管的电阻性负载上生成所述第一和第二晶体管之间的基极发射极电压的差，基极发射极电压的差为PTAT电压。
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公开(公告)号：CN1947164A
公开(公告)日：2007-04-11
申请号：CN200580013365.7
申请日：2005-04-29
Applicant: 模拟装置公司
Inventor： 迈克尔·约瑟夫·弗纳尔德 , 泰尔·保罗·拉尼尔
IPC: G09G3/20
CPC classification number: G09G5/008
Abstract: 一种提供从模拟信号提取数据的方法和装置。该方法包括：导出数据位置信号，所述数据位置信号具有标识模拟信号的幅度转变相位的幅度转变；以及，响应于所述数据位置信号，选择相位与所述模拟信号的幅度转变相位不同的采样时钟信号。该装置包括：信号发生器，根据所述模拟信号导出数据位置信号；以及选择器，选择相位与所述模拟信号的幅度转变相位不同的采样时钟信号。
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公开(公告)号：CN1279472C
公开(公告)日：2006-10-11
申请号：CN00815005.2
申请日：2000-11-06
Applicant: 模拟装置公司
Inventor： 保罗·D·克里尼斯克 , 乔恩·索雷森 , 弗雷德里克·鲍陶德
CPC classification number: G06F15/7846 , G06F13/36 , G06F13/385 , H04W74/04
Abstract: 数字信号处理系统包括多个处理器和内存等一个或多个共享外围设备。其体系结构包括多个总线主控设备，它们连接到各自的总线上。还有一些连接在各自总线上的总线从属设备。一个总线判决模块选择性地将这些总线互连起来，所以当多个总线主控设备访问不同的总线从属设备时不会发生阻塞，而当多个总线主控设备访问同一个总线从属设备时，带宽缺乏就被避免了。这种结构被总线判决法所支持，包括基于中断方式的分层应用法、指定时隙旋转法和循环法等，它们避免了带宽缺乏和总线争夺期间的总线锁定。系统另外还包括高速缓存系统，它允许一个进程按照保存于可更改非易失存储器中的可更改的程序进行实时数字信号处理，程序的部分被临时地上载到本地快速内存当中。
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公开(公告)号：CN1791856A
公开(公告)日：2006-06-21
申请号：CN200480013994.5
申请日：2004-05-20
Applicant: 模拟装置公司
Inventor： 唐·M·特兰 , 拉维·普拉塔普·辛格 , 迪帕·杜赖斯瓦米 , 斯里坎斯·坎南
CPC classification number: G06F9/30152 , G06F9/3816 , G06F9/382
Abstract: 一种指令对准单元，用于在具有管线架构的数字处理器中对准指令。该指令对准单元包括：指令队列；管线级n中的当前指令缓冲器和下一指令缓冲器；管线级n+1中的经对准指令缓冲器；指令提取逻辑，用于从指令高速缓存或从下一指令缓冲器向该当前指令缓冲器中加载指令，并用于从指令高速缓存或从指令队列向下一指令缓冲器中加载指令；以及对准控制逻辑，响应于包含在指令中的指令长度信息，所述指令用于控制指令从当前指令缓冲器和下一指令缓冲器传递到经对准指令缓冲器。对准控制逻辑包括用于预解码指令以提供指令长度信息的预解码器，和响应于指令长度信息用于产生当前指令指针以便控制指令向经对准指令缓冲器的传递的指针产生逻辑。
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