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公开(公告)号：KR1019990061326A
公开(公告)日：1999-07-26
申请号：KR1019970081584
申请日：1997-12-31
Applicant: 삼성전자주식회사
Inventor： 함석헌
IPC: G11C11/24
Abstract: 본 발명은 클럭 라인 레이아웃 방법을 공개한다. 그 방법은 클럭 신호 입력라인을 통하여 클럭 신호를 입력하는 클럭 발생기, 및 클럭 발생기로 부터의 클럭 신호를 입력하는 복수개의 기능성 블록들을 구비한 시스템의 클럭 회로 레이아웃 방법에 있어서, 클럭 발생기를 시스템의 중앙에 배치하고, 클럭 발생기로 부터 상기 복수개의 기능성 블록들로 연결되는 클럭 신호 라인들을 방사형으로 형성하고, 클럭 신호 라인들 각각에 저항을 연결하고 상기 클럭 신호 라인들을 짧고 굵게 형성한다. 따라서, 클럭 신호의 링잉을 감소하고, 클럭 신호의 상승 및 하강 시간을 줄임으로써 EMI레벨을 감소할 수 있다.
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公开(公告)号：KR100203054B1
公开(公告)日：1999-06-15
申请号：KR1019950046232
申请日：1995-12-02
Applicant: 삼성전자주식회사
Inventor： 함석헌
IPC: H01L27/10
CPC classification number: H01L27/0266
Abstract: 본 발명의 집적 회로는 그것의 입력 패드들에 정전기 방전 능력을 제공하는 넓은 채널 폭들을 갖는 MOS 트랜지스터들을 사용한다. 하나의 웰 영역 내에 측면으로 배열되는 복수의 MOS 트랜지스터 셀들을 패턴 함으로써 넓은 채널 폭들이 고집적화 된 사다리 망상 구조로서 얻어진다.
MOS 트랜지스터 셀들의 드레인 영역들은 보호될 입력/출력 패드와 접속되고 상기 MOS 트랜지스터 셀들의 소오스 영역들은 기준 신호 라인과 접속된다. 상기 MOS 트랜지스터 셀들의 게이트 전극들은 상호 접속되고 상기 웰 영역을 통해 상기 기준 신호 라인에 간접적으로 접속된다. 특히, 상기 게이트 전극들은 상기 웰 영역과 접속되므로 하나 또는 그 이상의 드레인 영역들과 상기 웰 영역간의 역 PN 접합 브레이크-다운 시작점에서 상기 MOS 트랜지스터 셀들의 게이트 전압들이 증가한다. 이와 같은 게이트 전압의 증가는 브레이크-다운을 시작하려는 다른 비도전성 드레인 영역들의 브레이크-다운 전압을 감소시킨다. 이로써 정전기 방전 전류는 모든 MOS 트랜지스터 셀들에게로 골고루 분산된다.-
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公开(公告)号：KR100163088B1
公开(公告)日：1999-02-18
申请号：KR1019950067573
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 함석헌
IPC: H01L21/328
Abstract: 본 발명은 NPN 바이폴라 트랜지스터를 백엔드 공정에서 형성하여 종래와 같은 매몰층, 싱크영역 및 에피택셜층을 위한 별도의 공정이 완전히 배재함으로써, 이를 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 특성을 최적화할 수 있으며, 생산성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
본 발명의 NPN 트랜지스터의 제조방법은 P형 실리콘 기판상에 형성된 제1절연막과, 상기 절연막에 형성된N
+ 폴리실리콘막과, 상기 N
+ 폴리실리콘막상에 형성된 N
- 폴리실리콘막과, N
- 폴리실리콘막에 형성된 P
- 형 진성 베이스 영역과 P
- 형 진성 베이스 영역양측에 인접하여 형성된 P
+ 형 외인성 베이스 영역으로 된 베이스 영역과, 상기 진성 베이스 영역내에 형성된 P
+ 형 에미터 영역과, 베이스 영역 및 콜렉터 콘택을 제외한 N
+ 폴리실리콘막상에 형성된 제2절연막과, 상기 절연막상에 형성된 P
+ 폴리실리콘막과, P
+ 폴리실리콘막을 포함한 제2절연막상에 형성된 에미터 식각창 및 콜렉터 콘택을 갖는 제3절연막과, 에미터 식각창의 측벽에 형성된 스페이서와, 에미터 식각창에서 에미터 영역과 콘택되는 N
+ 폴리실리콘막과 콜렉터 콘택에서 N
- 폴리실� ��콘막과 콘택되는 N
+ 폴리실리콘막을 포함한다.-
公开(公告)号：KR100164506B1
公开(公告)日：1998-12-15
申请号：KR1019950046229
申请日：1995-12-02
Applicant: 삼성전자주식회사
Inventor： 함석헌
IPC: H01L27/10
Abstract: 본 발명은 웰 콘택과 가장 멀리 떨어진 드레인 영역과 입·출력 배선 영역사이에 저항을 형성하여 드레인의 주변에 전류가 밀집하여 보호 소자를 파괴하는 종래의 단점을 극복하므로써, 전류의 고른 분포를 가지도록 한 정전기 보호 소자에 관한 것으로서, 반도체 회로의 신뢰성을 향상시키는데 기여할 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019980067430A
公开(公告)日：1998-10-15
申请号：KR1019970003465
申请日：1997-02-05
Applicant: 삼성전자주식회사
Inventor： 함석헌
IPC: H01L21/28
Abstract: 반도체 장치의 정전기 보호소자에 관하여 개시한다. 본 발명은 반도체 기판과, 반도체 기판에 형성된 제 1 도전형의 웰을 포함한다. 또한 본 발명은 제 1 도전형의 웰 내에 형성된 제 2 도전형의 플러그와, 반도체 기판의 제 2 도전형의 플러그 내의 표면 근방에 형성되고 입출력 패드에 연결된 고농도의 제 1 도전형의 제 1 불순물영역과, 제 1 도전형의 웰 내의 플러그 일측방의 표면 근방에 형성되고 입출력패드에 연결된 고농도의 제 2 도전형의 제 1 불순물영역과, 제 1 도전형의 웰 내의 플러그의 타측방의 표면 근방에 형성되고 접지에 연결된 고농도의 제 2 도전형의 제 2 불순물영역과, 제 1 도전형의 제 1 불순물영역과 제 2 도전형의 제 2 불순물영역의 사이의 플러그와 웰의 접합부분에 형성된 고농도의 제 2 도전형의 제 3 불순물영역과, 제 1 도전형의 웰 내의 제 2 도전형의 제 2 불순물영역의 일측방의 표면 근방에 형성되고 접지에 연결된 고농도의 제 1 도전형의 제 2 불순물영역을 � �함하는 것을 특징으로 한다.
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公开(公告)号：KR1019980014294A
公开(公告)日：1998-05-25
申请号：KR1019960033221
申请日：1996-08-09
Applicant: 삼성전자주식회사
Inventor： 함석헌
IPC: H01L21/265
Abstract: 반도체 칩의 입출력 패드에 축적된 정전기를 효과적으로 방전할 수 있는 정전기 방전 소자가 개시되어 있다.
본 발명은 반도체 기판에 형성되어 서로 접합된 P웰 및 N웰; 상기 N웰 영역에 형성된 제 1 P+ 불순물층 및 제 1 N+ 불순물층; 상기 N웰과 P웰의 접합 영역에 형성되고 상기 제 1 P+ 불순물층 및 상기 제 1 N+ 불순물층에 제 1 절연막으로 이격된 제 2 N+ 불순물층; 상기 P웰 영역에 형성되고 상기 제 2 N+ 불순물층과 제 2 절연막으로 이격된 제 3 N+ 불순물층; 및 상기 P웰 영역에 형성되고 상기 제 3 N+ 불순물층과 제 3 절연막으로 이격된 제 2 P+ 불순물층으로 구성되며, 상기 N웰 영역에 형성된 상기 제 1 P+ 불순물층과 상기 제 1 N+ 불순물층은 반도체 칩의 입출력 패드에 저항을 통해 연결되며 상기 제 2 N+ 불순물층과 상기 P웰 영역에 형성된 상기 제 3 N+ 불순물층 사이에 형성된 상기 제 2 절연막에는 상기 저항에 걸리는 전압이 인가되는 것을 특징으로 한다.
따라서, 본 발명은 정전기 방전 소자의 방전 성능을 향상시킬 수 있는 효과가 있다. -
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