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公开(公告)号：KR1020030055479A
公开(公告)日：2003-07-04
申请号：KR1020010085034
申请日：2001-12-26
IPC: H04N19/59
CPC classification number: H04N19/423 , H04N19/105 , H04N19/14 , H04N19/42 , H04N19/593 , H04N19/61 , H04N19/63 , H04N19/176 , H04N19/186 , H04N19/426 , H04N19/625
Abstract: PURPOSE: A predicting system and method for encoding or decoding a video signal are provided to reduce the volume of the predicting system and use one system for both of encoding and decoding processes. CONSTITUTION: A predicting system for encoding or decoding a video signal includes a packet variation detector(410), a prediction basic value provider(420), and a prediction calculator(430). The packet variation detector judges whether or not a prediction basic value used for prediction of a block for which prediction is currently performed belongs to the same packet as the current block. The prediction basic value provider provides the prediction basic value. The prediction calculator outputs a prediction encoding value or prediction decoding value using the prediction basic value provided by the prediction basic value provider and a discrete cosine transform coefficient of the current block according to an operation mode.
Abstract translation: 目的：提供一种用于编码或解码视频信号的预测系统和方法，以减少预测系统的体积，并为编码和解码过程使用一个系统。 构成：用于编码或解码视频信号的预测系统包括分组变化检测器（410），预测基本值提供器（420）和预测计算器（430）。 分组改变检测器判断用于预测当前执行的预测的块的预测基准值是否属于与当前块相同的分组。 预测基本价值提供者提供预测基本价值。 预测计算器使用由预测基本值提供者提供的预测基本值和根据操作模式的当前块的离散余弦变换系数输出预测编码值或预测解码值。
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公开(公告)号：KR1020010045766A
公开(公告)日：2001-06-05
申请号：KR1019990049203
申请日：1999-11-08
Applicant: 한국전자통신연구원
IPC: G06F17/50
CPC classification number: H04N19/533 , G06T7/238 , G06T2200/28 , H04N19/43
Abstract: PURPOSE: An apparatus for estimating a motion is provided to reduce power consumption by embodying a control circuit with a state transition rate without a delay circuit added to a processing element, by maintaining a regular stream of data, and by simply embodying hardware. CONSTITUTION: A previous video value storage(701) stores a previous video value. A present video value storage(702) stores a present video value. A measuring unit(703) is a processing element block for calculating an absolute difference between the previous video value and the present video value. A step determination comparison unit(704) judges the minimum value of each processing element. A control unit(705) maintains a control current according to the judgment.
Abstract translation: 目的：提供一种用于估计运动的装置，通过实现具有状态转换速率的控制电路，通过维持常规的数据流，并且简单地体现硬件，将没有添加到处理元件的延迟电路，来降低功耗。 构成：先前的视频值存储（701）存储先前的视频值。 当前视频值存储（702）存储当前视频值。 测量单元（703）是用于计算先前视频值和当前视频值之间的绝对差的处理元件块。 步骤确定比较单元（704）判断每个处理单元的最小值。 控制单元（705）根据判断维持控制电流。
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公开(公告)号：KR1020000014911A
公开(公告)日：2000-03-15
申请号：KR1019980034556
申请日：1998-08-26
Applicant: 한국전자통신연구원
IPC: H03M13/23
CPC classification number: H03M7/46
Abstract: PURPOSE: An error detecting device of stream length decoding system is provided to improve the signal processing speed prominently. CONSTITUTION: The device comprises: a signal processing part(210) for transferring a run, level and block end signal and decoding a compressed video signal; a register(221-224) for temporarily storing the run signal output and the block end signal from the signal processing part; a first and a second selection signal generating part(230, 250) for generating a first and second selection signal from the block end signal transferred through the register; a first and a second selecting part(240, 260) for selectively outputting either the run signal or the ground signal transferred from the register depending on the first and second selection signal; a reference value generating part(270) for generating a reference value from the output signal of the first selecting part; an accumulator(280) for adding an output signal of the second selecting part to an output signal of a register(291); and an error detecting part(292) for comparing the reference value and the output signal of the register(291) and detecting an error of the video data decoded by the signal processing part.
Abstract translation: 目的：提供流长度解码系统的误差检测装置，显着提高信号处理速度。 构成：该装置包括：信号处理部（210），用于传送运行，电平和块结束信号并对压缩视频信号进行解码; 用于临时存储来自信号处理部分的运行信号输出和块结束信号的寄存器（221-224）; 第一和第二选择信号产生部分，用于从通过寄存器传送的块结束信号产生第一和第二选择信号; 第一和第二选择部分（240,260），用于根据第一和第二选择信号选择性地输出从寄存器传送的运行信号或接地信号; 基准值生成部（270），用于从第一选择部的输出信号生成基准值; 累加器（280），用于将所述第二选择部分的输出信号加到寄存器（291）的输出信号上; 以及用于比较寄存器（291）的参考值和输出信号并检测由信号处理部分解码的视频数据的误差的差错检测部分（292）。
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公开(公告)号：KR1019990053158A
公开(公告)日：1999-07-15
申请号：KR1019970072749
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: G06F17/10
Abstract: 본 발명은 프로비니어스 맵을 이용한 타원 곡선 위의 상수배 연산 방법에 관한 것이다.
일반적인 타원 곡선에 사용하는 상수배 연산의 경우에는 이진 방법을 사용하는데, 이 경우 최대 2n번의 연산이 필요하고 이 방법을 개선한 덧셈-뺄셈 방법의 경우에도 최대 3n/2번의 연산이 필요하다. 또한 메모리를 이용하는 경우에도 필요한 타원 곡선 덧셈 연산의 수를 n 이하로 줄이지 못하며, 타원 곡선 연산을 바탕체 위의 연산과 연결하는 방법을 사용하는 경우 메모리 사용이 허용되더라도 n번의 타원 곡선 덧셈 연산보다 빠른 속도를 갖지 못하는 문제점이 있다. 한편, 프로비니어스 맵을 이용한 타원 곡선 위의 상수배 연산 방법을 적용하여 n번 또는 n/2번의 연산으로 상수배 연산을 수행하는 방법이 있으나, 이는 원소의 수가 2인 유한체위에 정의되는 특수한 2개의 타원 곡선에만 적용할 수 있는 문제점이 있다.
이러한 문제점을 해결하기 위하여 본 발명에서는, 타원 곡선 위의 점의 상수배 연산을 대응되는 프로비니어스 맵의 연산으로 바꾸고, 타원 곡선 위의 상수배 연산 과정을 축소 절차, 프로비니어스 맵에 의한 전개 절차 및 타원 곡선 위의 점의 상수배 연산 절차의 3단계로 나누어 수행하므로써 계산 속도를 향상시킬 수 있는 프로비니어스 맵을 이용한 타원 곡선 위의 상수배 연산 방법이 제시된다.-
公开(公告)号：KR100175443B1
公开(公告)日：1999-04-01
申请号：KR1019950053690
申请日：1995-12-21
IPC: H03K17/00
Abstract: 본 발명은 휴대용 전자 기기의 전원을 온/오프(on/off)하기 위한 전원 스위치 회로에 관한 것으로, 한쪽 단자에는 제1전원이 연결되고 다른 쪽 단자에는 병렬연결되어 있는 저항과 커패시터를 통하여 제2전원과 연결되는데 제1스위치와; 상기 제1스위치의 한 단자에 연결된 제1전워이 자신의 드레인에 입력되는 제1트랜지스터와; 한쪽 단자에는 상기 제1전워이 통과하는 저항과 상기 제1트랜지스터의 게이트단 및 제2전원에 연결된 커패시터가 연결 되고 다른 쪽 단자에는 저항이 연결된 제2스위치와; 상기 제1트랜지스터의 소오스단에 연결되고, 그 입력이 상기 제1스위치의 한 단자로부터 입력되는 풀 업 트랜지스터와 풀 다운 트랜지스터로 구성된 제1인버터와; 상기 제1트랜지스터의 소오스단에 연결되고, 그 입력이 상기 제1인버터의 출력으로부터 입력되는 풀 업 트랜지스터와 풀 다운 트랜지스터로 구성된 제2인버터를 포함하여 구성되어, 온 스위치를 접속하는 경우에는 구동하고자 하는 전자 기기에 전원이 공급되어 상기 온 스위치를 개방하여도 계속적으로 전자기기에 전원이 공급되고, 오프 스위치를 접속하는 경우에는 전자 기기로부터 전원을 차단하여 오프시 발생하던 누설전류에 의한 전력의 소모를 방지할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980020690A
公开(公告)日：1998-06-25
申请号：KR1019960039264
申请日：1996-09-11
IPC: H04L12/43
Abstract: 본 발명은 동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 동기시켜 송수신하기 위한 VC-11와 TUG-2의 통합 기능 실현장치에 관한 것으로서, 종래 기술에서 관련 회로가 복잡해지고, 칩의 면적이 많이 소요되었던 문제점을 해결하기 위해, 본 발명은 송신부 및 수신부에 각각 1개의 FIFO 버퍼만을 사용하여 망과 시스템간의 데이타를 변환하기 위해 그 송신 FIFO 버퍼의 입력이 1.544Mbps DS-1신호이고, 출력은 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728 Mbps TU-11 프레임이며, 그 수신 FIFO 버퍼의 입력이 경로 오버헤드 및 포인터가 제거된 1.728Mbps TU-11신호이고, 출력은 1.544Mbps DS-1신호가 된다.
이와 같은 송수신 FIFO 버퍼는 각각 읽기클럭 발생부와 쓰기클럭 발생부에서 발생된 클럭에 따라 데이타가 입출력된다.
이러한 본 발명은 회로를 간단하게 하고, 칩의 면적도 감소할 수가 있는 것이다.-
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公开(公告)号：KR1019970056142A
公开(公告)日：1997-07-31
申请号：KR1019950053689
申请日：1995-12-21
IPC: H04L7/00
Abstract: 본 발명은 동기식 다중화 구조의 하위 계층에서 포인터 생성회로에 관한 것으로서, 종래의 포인터 생성회로에 업/다운 카운터를 이용한 포인터 값 생성수단과, 3개의 프레임을 래치하여 포인터를 비교하는 3프레임 래치 및 포인터 비교수단을 부가하여 업 카운터와 다운 카운터의 병렬 연결로 데이타의 유효성을 향상시킬 수 있고, 연속적인 오류에 대해서 잘못된 포인터 값을 생성하는 문제점을 3개의 프레임과 다운 카운터 방법으로 비교하여 포인터를 생성하므로서 포인터 값의 신뢰성을 개선한 것이다.
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公开(公告)号：KR1019970007600B1
公开(公告)日：1997-05-13
申请号：KR1019930029621
申请日：1993-12-24
Applicant: 한국전자통신연구원
Inventor： 박성모
IPC: H01L21/82
Abstract: A structure of a field programmable gate array is disclosed. The field programmable gate array(FPGA) comprises a plurality of logic blocks(1) for interconnecting each other due to a switching element(3) in input/output block(2) and a macro cell(6) for storing data. The field programmable gate array is characteristic of bus for interconnecting the plurality of logic blocks(1) and the macro cell(6). Thereby, a fabricating cost is greatly reduced and a factor of speed delay caused by a resistance between chips and capacitance can be eliminated due to the switching element.
Abstract translation: 公开了现场可编程门阵列的结构。 现场可编程门阵列（FPGA）包括由输入/输出块（2）中的开关元件（3）和用于存储数据的宏单元（6）互相互连的多个逻辑块（1）。 现场可编程门阵列是用于互连多个逻辑块（1）和宏小区（6）的总线的特征。 因此，由于开关元件，可以大大降低制造成本，并且可以消除由芯片和电容之间的电阻引起的速度延迟的因素。
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