公开(公告)号：KR100590767B1

公开(公告)日：2006-06-15

申请号：KR1020030092589

申请日：2003-12-17

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  곽명신 ,  김종대 ,  김희석 ,  조양기 ,  송승완

IPC: G06F9/45

CPC classification number: G06F17/5045

Abstract: 기능 블럭을 용이하게 구성할 수 있는 소프트아이피의 의존성 사양 파일 생성 방법 및 이 기능을 실현하는 기록 매체가 개시된다. 상기 소프트아이피의 의존성 사양 파일 생성 방법은, 기존의 소프트아이피와 병립 가능하고, 별도의 전용 선택 프로그램이 없어도 신규 또는 기존의 전자회로 설계용 소프트아이피에 사용자 측에서 용이하게 편집할 수 있는 구성 가능 능력을 갖도록 하기 위하여, 소프트아이피의 내부에 존재하는 구성요소들의 상호 의존성 정보를 추출하여 사양으로 기술할 수 있다. 이에 따라, 사용자가 선택하지 않는 기능 블럭과 선별회로는 의존성이 없게 되어서 제거되므로 사용자가 직접 최적화된 규모로 아이피를 재구성 할 수 있고, 설계자 측에서는 1개의 아이피로서 다양한 기능의 디에스에프 파일을 파생 개발하기가 용이하다.

公开(公告)号：KR1020050060306A

公开(公告)日：2005-06-22

申请号：KR1020030091893

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 이주현 ,  곽명신

IPC: H04J11/00

CPC classification number: H04L27/2691 ,  H04L25/03006 ,  H04L27/265 ,  H04L27/2662 ,  H04L27/2695

Abstract: 다중 경로 간섭에 의한 영향을 줄인 직교 주파수 분할 다중화 방식(OFDM) 수신 방법을 제시한다. 본 발명의 일 관점에 의한 수신 방법은, 수신된 신호의 동기화를 구현함에 있어 수신된 데이터로부터 계산된 제1타이밍 옵셋(timing offset)을 이용하여 고속 푸리에 변환(FFT)할 입력 데이터를 선정한다. 수신된 데이터 중 수신단에서 미리 알고 있는 데이터를 이용하여 채널 전달 함수를 구하고 이를 IFFT하여 지연 확산 스펙트럼을 구한다. 지연 확산 스펙트럼으로부터 신호의 송수신 중에 발생된 다중 경로 간섭(ISI)에 의한 영향이 배제된 범위(D
avglen )를 구하고, 이 범위 내로 제1타이밍 옵셋을 시프트(shift)시킬 시프트 값(F
S )을 설정한다. 이로부터 새로운 제2타이밍 옵셋 값을 구한다. 제2타이밍 옵셋 값을 이용하여 수신된 신호를 동기화하여 FFT할 입력 데이터로 재선정하고, 역 다중화하고 복조 및 복호한다.

公开(公告)号：KR1020050054600A

公开(公告)日：2005-06-10

申请号：KR1020030087991

申请日：2003-12-05

Applicant: 한국전자통신연구원

Inventor： 여순일 ,  곽명신 ,  김종대

IPC: G06F17/50

CPC classification number: H04L67/025

Abstract: 재구성형 SoC(System On a Chip) 구현시, 목적시스템 내부에서 재구성에만 사용되는 메모리의 공간을 없애고 이를 별도의 서버에 설치해 둔 뒤 재구성의 필요에 따라 구성용 데이터를 인터넷(유선 혹은 무선)을 통해 불러와 SoC의 내외부에 있는 메모리를 구성용으로 사용하게 하는 것을 그 특징으로 한다. 아울러 SoC 내외부의 메모리에 있는 데이터 중 재구성 후에도 보존되어야 할 데이터를 서버에 이전하여, 비워진 SoC 내외부의 메모리를 구성용 메모리로 사용 후 보존되어야 할 데이터를 복원시키는 방법을 제안한다.

公开(公告)号：KR1020040048603A

公开(公告)日：2004-06-10

申请号：KR1020020076521

申请日：2002-12-04

Applicant: 한국전자통신연구원

Inventor： 박기혁 ,  곽명신 ,  엄낙웅 ,  김종대

IPC: H04J11/00

CPC classification number: H04L27/265 ,  H04L27/2657 ,  H04L27/2662 ,  H04L2027/0026

Abstract: PURPOSE: An OFDM(Orthogonal Frequency Division Multiplexing) receiver is provided to simplify a structure and reduce a manufacturing cost by using only one FFT/IFFT unit. CONSTITUTION: An OFDM receiver includes a multiplexer, an FFT/IFFT unit, a synchronization circuit, and a symbol demodulator. The multiplexer(450) is used for outputting selectively the first signal of a transmission data frame signal and the second signal according to the first control signal. The FFT/IFFT unit(460) performs an FFT process for the first signal or performs an IFFT process for the second signal according to the second control signal. The synchronization circuit(470) inputs the first and the second signals into the multiplexer, inputs the second control signal into the FFT/IFFT unit, and receives an output signal of the FFT/IFFT unit. The symbol demodulator(480) is used for demodulating the output signal of the FFT/IFFT and outputting final data.

Abstract translation: 目的：提供OFDM（正交频分复用）接收机，通过仅使用一个FFT / IFFT单元来简化结构并降低制造成本。 构成：OFDM接收机包括多路复用器，FFT / IFFT单元，同步电路和符号解调器。 复用器（450）用于根据第一控制信号有选择地输出发送数据帧信号的第一信号和第二信号。 FFT / IFFT单元（460）对第一信号执行FFT处理，或者根据第二控制信号对第二信号执行IFFT处理。 同步电路（470）将第一和第二信号输入多路复用器，将第二控制信号输入到FFT / IFFT单元中，并接收FFT / IFFT单元的输出信号。 符号解调器（480）用于对FFT / IFFT的输出信号进行解调并输出最终数据。

公开(公告)号：KR1020040046477A

公开(公告)日：2004-06-05

申请号：KR1020020074418

申请日：2002-11-27

Applicant: 한국전자통신연구원

Inventor： 김명환 ,  곽명신 ,  김종대

IPC: G11C29/00

Abstract: PURPOSE: A system on chip(SoC) test circuit and its test method are provided to test an internal flip flop and a memory and an IP of a SoC with a data pattern inputted and being output directly. CONSTITUTION: According to the SoC test circuit to test an internal circuit(110) and a flip flop and a memory(200) and an IP of a SoC, an input data generation unit(120) inputs an output signal of the internal circuit or scan data input to the memory and the internal circuit according to a scan signal by receiving an output signal from the internal circuit and a scan signal and scan data from the external. And an output data generation part outputs a number of output data by selecting an output of the memory and an output of the IP and an output of the input data generation unit respectively according to a strobe input and the first and the second selection input.

Abstract translation: 目的：提供片上系统（SoC）测试电路及其测试方法，用于测试内部触发器，存储器和SoC的IP，并输入数据模式并直接输出。 构成：根据用于测试内部电路（110）和触发器以及存储器（200）和SoC的IP的SoC测试电路，输入数据生成单元（120）输入内部电路的输出信号或 根据扫描信号，通过接收来自内部电路的输出信号和扫描信号以及从外部扫描数据来扫描输入到存储器和内部电路的数据。 并且输出数据生成部分根据选通输入和第一和第二选择输入分别选择存储器的输出和IP的输出以及输入数据生成单元的输出来输出多个输出数据。

公开(公告)号：KR1020010063188A

公开(公告)日：2001-07-09

申请号：KR1019990060176

申请日：1999-12-22

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  이천희 ,  곽명신 ,  김대용

IPC: G06F17/50

Abstract: PURPOSE: A method for creating a sequence circuit through comparing truth value is provided to apply to an asynchronous circuit design not using a main clock by setting a flip-flop to be used and comparing a truth value by supposing a terminal to be matched to a signal in accordance with a wave form operation order and embodying a logic equation of the supposed terminal in an asynchronous circuit being mixed by a level input and a pulse input. CONSTITUTION: An input signal out of a wave form of an asynchronous circuit being mixed by a level input and a pulse input is divided into a level signal and a pulse signal, and one clock signal is set(100). A flip-flop to be applied is set in an application scheduled design rule, and an initialization signal capable of avoiding a previous status or an unknown status is added by setting a terminal having the same condition as a received input(120). An operation order is set by sectioning a wave form of a sequence circuit and a truth value table is prepared(140). A truth value comparing table is created by comparing a row of the truth value table in accordance with the operation order with a row of the truth value table of the set flip-flop(160). A "1" and "0" rows out of a plurality of terminal rows which are not decided in a receiving of input signal out of the flip-flop terminals are decided(180). A circuit is embodied by calculating a circuit equation for a final assignment terminal decision(200).

Abstract translation: 目的：提供一种通过比较真值创建序列电路的方法，以应用于通过设置要使用的触发器来使用不使用主时钟的异步电路设计，并通过假设要匹配的终端来比较真值 根据波形操作顺序的信号，并且包含在由电平输入和脉冲输入混合的异步电路中的假想终端的逻辑方程。 构成：由电平输入和脉冲输入混合的异步电路的波形中的输入信号被分为电平信号和脉冲信号，并且设置一个时钟信号（100）。 要应用的触发器被设置在应用计划设计规则中，并且通过设置具有与接收的输入（120）相同的条件的终端来添加能够避免先前状态或未知状态的初始化信号。 通过划分序列电路的波形来设置操作顺序，并准备真值表（140）。 通过将根据操作顺序的真值值行与设置的触发器（160）的真值表进行比较，创建真值比较表。 确定在触发器端子中的输入信号的接收中未决定的多个端子行中的“1”和“0”行（180）。 通过计算最终分配终端决定（200）的电路方程来体现电路。

公开(公告)号：KR100268180B1

公开(公告)日：2000-10-16

申请号：KR1019980015488

申请日：1998-04-30

Applicant: 한국전자통신연구원

Inventor： 신희천 ,  곽명신 ,  남기수

IPC: H01L27/06

Abstract: PURPOSE: A bipolar neural type cell circuit is provided to achieve a large silicon area and a rapid speed by using a bipolar element, and adjusts a pulse duty cycle by adjusting an oscillation-type bias voltage level with a waiting voltage. CONSTITUTION: A weight value circuit(50) receives an input signal of an oscillation circuit, a first power-supply is connected to a collector through a first resistor. A collector is connected to an emitter of the first transistor(51a). A base of a second transistor(51b) is connected to the weight value, an emitter of the first transistor is connected to a collector of the second transistor, an emitter of the second transistor is connected to a second power-supply terminal via a second resistor. A collector of the first transistor is connected to a base, the first power-supply terminal is directly connected to a collector of a third transistor of switching a signal. The first power-supply terminal is connected to a collector of a fourth transistor via a third resistor, and a base of the fourth transistor is connected to a constant voltage source. The fourth transistor(51d) switches a base voltage of the first transistor. One terminal of a first constant current source is connected to an emitter of the third and fourth transistors(51c,51d), and other terminal of the first constant current source(53a) is connected to the second power-supply terminal. A collector of the fourth transistor is connected to a base of a fifth transistor(51e). The first power-supply terminal is connected to a collector of the fifth transistor. An input terminal of a summing circuit(80) is connected to an emitter of the fifth transistor. The second power-supply terminal is connected to an emitter of the fifth transistor via the fourth resistor, thereby driving a driving capability.

Abstract translation: 目的：提供双极神经型电池电路，通过使用双极元件实现大的硅面积和快速速度，并通过用等待电压调节振荡型偏置电压电平来调整脉冲占空比。 构成：重量值电路（50）接收振荡电路的输入信号，第一电源通过第一电阻器连接到集电极。 集电极连接到第一晶体管（51a）的发射极。 第二晶体管（51b）的基极连接到重量值，第一晶体管的发射极连接到第二晶体管的集电极，第二晶体管的发射极经由第二晶体管的第二电源端子连接到第二电源端子 电阻。 第一晶体管的集电极连接到基极，第一电源端子直接连接到切换信号的第三晶体管的集电极。 第一电源端子通过第三电阻器连接到第四晶体管的集电极，并且第四晶体管的基极连接到恒定电压源。 第四晶体管（51d）切换第一晶体管的基极电压。 第一恒定电流源的一个端子连接到第三和第四晶体管（51c，51d）的发射极，第一恒流源（53a）的另一个端子连接到第二电源端子。 第四晶体管的集电极连接到第五晶体管（51e）的基极。 第一电源端子连接到第五晶体管的集电极。 求和电路（80）的输入端子连接到第五晶体管的发射极。 第二电源端子通过第四电阻器连接到第五晶体管的发射极，从而驱动驱动能力。

公开(公告)号：KR100233828B1

公开(公告)日：1999-12-01

申请号：KR1019970038481

申请日：1997-08-12

Applicant: 한국전자통신연구원

Inventor： 김대용 ,  곽명신 ,  남기수

IPC: H03L7/00

Abstract: 본 발명은 통상의 저 전력 CMOS소자로 제작된 직접 디지털 주파수 합성기 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 하므로써, 높은 주파수의 합성이 가능하고, 주파수 해상도 및 위상과 주파수의 안정도를 향상시킬 수 있으며, 주파수합성기의 디바이스 칩 크기를 줄여서, 오늘날 이동통신 기기의 주파수 합성장치에 적합한 코-딕회로를 이용한 직접 디지털 주파수 합성기에 관해 개시된다.
종래의 CMOS 소자기술로 제작된 직접 디지털 주파수합성기의 합성된 주파수는 최대 동작 클럭 주파수의 1/4에 해당하는 낮은 주파수 출력과 사인 룩업 테이블인 사인롬(Sine ROM) 크기의 제약으로 인한 낮은 주파수 해상도와 정밀도 때문에 직접 디지털 주파수 합성기 단독으로는 50MHz이상의 고해상도의 고주파 합성기로서는 부적당하였다.
종래 기술의 단점인 저해상도의 저주파수 출력을 개량하기 위하여, 종래 구조의 직접 디지털 주파수 합성기의 구조와 연결 방법을 달리하여 최종 출력이 직접 디지털 주파수 합성기 한 개의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수와 고해상도의 출력을 얻을 수 있도록 구성하였으며, 통상의 저 전력 CMOS 소자기술로 제작할 경우 소형화와 저 전력화가 가능하도록 개선하였다.

公开(公告)号：KR100218667B1

公开(公告)日：1999-09-01

申请号：KR1019960035938

申请日：1996-08-28

Applicant: 한국전자통신연구원

Inventor： 김대용 ,  임태영 ,  곽명신

IPC: H03L7/18

Abstract: 본 발명은 저전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer)의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 고주파(RF) 디지탈 주파수 합성기에 관한 것으로, 높은 처리 속도를 갖는 4단 병렬 구조의 직접 디지탈 주파수 합성기로 전단부를 구성하고, 각 단의 누산 속도를 더욱 높이기 위해 파이프라인 구조의 위상 누산기를 사용함으로써 종래의 직접 디지탈 주파수 합성기의 구조를 개선하여 기존의 직접 디지탈 주파수 합성기보다 4배 이상의 높은 합성 주파수를 얻을 수 있고, 주파수 변환속도가 수 μsec 이내로 빠른 GHz급 주파수 합성기로 사용할 수 있는 고주파(RF) 디지탈 주파수 합성기에 관한 것이다.

公开(公告)号：KR100211944B1

公开(公告)日：1999-08-02

申请号：KR1019950051475

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 김명환 ,  곽명신

IPC: G11C29/00

Abstract: 본 발명은 메모리가 고집적화됨에 따라 발생하는 다양한 형태의 불량을 검출하기 위한 반도체 메모리의 기능시험방법 및 그 장치에 관한 것으로, 메모리에서 데이터가 0이나 1로 고정되어 있는 고착형 불량(Struck at fault)과 데이터를 1에서 0이나, 0에서 1로 변화시킬 때 데이터가 변화되지 않는 천이 불량(Transition fault) 및 셀의 상태가 천이할 때 정적인 유도(Electrostatic coupling) 때문에 다른 셀에 상태 천이를 야기하는 유도성 불량(Coupling fault)을 검출하기 위한 테스트 패턴으로 구성되어 Initialize P1 P2 P3 P4 P5 P6 P7 P8 P9