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    DISPOSITIF DE MEMOIRE A PROTOCOLE SERIE ET PROCEDE D'ADRESSAGE CORRESPONDANT
    93.
    发明专利
    DISPOSITIF DE MEMOIRE A PROTOCOLE SERIE ET PROCEDE D'ADRESSAGE CORRESPONDANT 未知

    公开(公告)号：FR2951310A1

    公开(公告)日：2011-04-15

    申请号：FR0957155

    申请日：2009-10-13

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： TAILLIET FRANCOIS

    IPC: G11C8/04 ,  G11C8/12

    Abstract: Le dispositif de mémoire comprend un plan mémoire physique (PMP) comportant m premières rangées physiques (RGP1i) s'étendant selon une première direction et n deuxièmes rangées physiques (RGP2j) s'étendant selon une deuxième direction, des moyens de réception pour recevoir une adresse logique (ADR) désignant une première rangée logique (RG1i) et une deuxième rangée logique (RG2j) d'un plan mémoire logique matriciel (PML), possédant 2 premières rangées logiques s'étendant selon la première direction et 2 deuxièmes rangées logiques s'étendant selon la deuxième direction, en ce que en ce que m et n sont chacun différents d'une puissance de deux, m étant un multiple de 2 , k étant inférieur ou égal à p, et le produit de m par n étant égal à l'entier le plus proche par excès de 2 , et en ce qu'il comprend des moyens d'adressage du plan mémoire physique (PMP) configurés pour adresser une première rangée physique et une partie seulement d'une deuxième rangée physique à partir du contenu de ladite adresse logique reçue et du reste d'une division euclidienne d'une partie du contenu de cette adresse logique reçue par m/2 .

    TRANSMISSION SUR BUS I2C
    94.
    发明专利
    TRANSMISSION SUR BUS I2C 未知

    公开(公告)号：FR2939926B1

    公开(公告)日：2010-12-10

    申请号：FR0858732

    申请日：2008-12-17

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： TAILLIET FRANCOIS

    IPC: G06F13/42

    Abstract: L'invention concerne un procédé et système de transmission multi-canal sur un bus bifilaire comportant un signal de données (SDA) et un signal de synchronisation (SCL), des données d'un premier canal étant transmise par un codage d'état du signal de données pendant une période incluant un premier état du signal de synchronisation, des données d'un deuxième canal étant transmises par codage impulsionnel hors de ladite période.

    DISPOSITIF ET PROCEDE DE COMMANDE DU NIVEAU D'UN COURANT DE LECTURE D'UNE MEMOIRE NON-VOLATILE
    95.
    发明专利
    DISPOSITIF ET PROCEDE DE COMMANDE DU NIVEAU D'UN COURANT DE LECTURE D'UNE MEMOIRE NON-VOLATILE 未知

    公开(公告)号：FR3070217B1

    公开(公告)日：2019-08-30

    申请号：FR1757718

    申请日：2017-08-17

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： TAILLIET FRANCOIS

    IPC: G11C16/26 ,  H03G3/20

    Abstract: Il est proposé un procédé de commande du niveau d'un courant de lecture (Ilect) dans une mémoire non-volatile (MEM) alimentée par une tension d'alimentation (Vdd), comprenant : - une détermination d'un courant témoin (It) représentatif d'un courant effectif pouvant s'écouler lors d'une lecture dans un chemin de lecture (CHLEC) de la mémoire (MEM), en fonction de la valeur de la tension d'alimentation (Vdd) ; - une comparaison du courant témoin (It) et d'un courant de référence (Iref) ayant une valeur de référence ; - une génération d'un signal de commande (VgIsenseP) commandant la génération du courant de lecture (Ilect) ayant un niveau égal à la plus petite valeur entre une fraction de la valeur du courant témoin (It) et la valeur du courant de référence (Iref).

    PROGRAMMATION D'UNE MEMOIRE EEPROM
    97.
    发明专利
    PROGRAMMATION D'UNE MEMOIRE EEPROM 未知

    公开(公告)号：FR3017981B1

    公开(公告)日：2017-07-21

    申请号：FR1451599

    申请日：2014-02-27

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： TAILLIET FRANCOIS

    IPC: G11C16/02 ,  G11C7/00

    Abstract: L'invention concerne un procédé de programmation d'une mémoire EEPROM comportant : un premier mode (MODE1) dans lequel une écriture dans des cellules s'effectue sous une première tension (HT1) ; et un deuxième mode (MODE2) dans lequel l'écriture s'effectue sous une deuxième tension (HT2), inférieure à la première.

    STRUCTURE INTEGREE COMPORTANT DES TRANSISTORS MOS VOISINS
    98.
    发明专利
    STRUCTURE INTEGREE COMPORTANT DES TRANSISTORS MOS VOISINS 未知

    公开(公告)号：FR3018952A1

    公开(公告)日：2015-09-25

    申请号：FR1452363

    申请日：2014-03-21

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： BATTISTA MARC ,  TAILLIET FRANCOIS

    IPC: H01L21/8244 ,  G11C14/00 ,  H01L27/085

    Abstract: Structure intégrée comprenant une paire de transistors MOS (TRI, TR2) voisins, chaque transistor (TR1, TR2) comportant une région de grille (RG1, RG2) séparée d'un substrat sous-jacent (1) par un premier diélectrique de grille (OX1), une région supplémentaire (RG3), comportant un matériau de grille, séparée des deux régions de grilles (RG1, RG2) par un deuxième diélectrique de grille (OX12), et possédant un élément continu (RG30) situé au-dessus d'une partie des deux régions de grilles et une branche (RG31) solidaire d'une zone de la face inférieure dudit élément et s'étendant entre les et à distance des deux régions de grilles jusqu'au premier diélectrique de grille.

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