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Patent Agency Ranking
公开(公告)号：FR3066033B1
公开(公告)日：2019-06-21
申请号：FR1753971
申请日：2017-05-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , AMEZIANE EL HASSANI CHAMA
Abstract: Le dispositif d'étage tampon (DIS) comporte une entrée de données (ED) pour recevoir un signal de données (DAT), une entrée d'horloge (ECL) pour recevoir un signal d'horloge (CLK), une sortie de données (SD) et des moyens de traitement (MTR) configuré pour délivrer sur la sortie de données (SD) les données dudit signal de donnée (DAT) de manière synchrone avec des cycles d'horloges (CCL) du signal d'horloge (CLK). Les moyens de traitement (MTR) comportent un premier module tampon (ACBUF) configuré pour délivrer sur la sortie de données (SD) chaque donnée de manière synchrone avec un premier front du signal d'horloge (F1) et pendant une première moitié de cycle d'horloge (CCL), et un deuxième module tampon (DCBUF) configuré pour maintenir ladite donnée sur la sortie de données (SD) pendant la deuxième moitié du cycle d'horloge (CCL).
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公开(公告)号：FR3094829A1
公开(公告)日：2020-10-09
申请号：FR1903667
申请日：2019-04-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANÇOIS , AMEZIANE EL HASSANI CHAMA
Abstract: Le procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable (NVM), comprend dans un cycle d’écriture (100) les étapes suivantes : - connecter fonctionnellement (20) un circuit de filtre (33) appartenant à une interface de communication (80) physiquement connectée sur un bus (BUS), avec un circuit oscillateur (31) ; - générer (31) par le circuit oscillateur un signal d’oscillations (Fosc) et réguler (35) le signal d’oscillation avec le circuit de filtre (33), de façon à générer (30) un signal d’horloge (CLK) pour cadencer (40) le cycle d’écriture. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3066033A1
公开(公告)日：2018-11-09
申请号：FR1753971
申请日：2017-05-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , AMEZIANE EL HASSANI CHAMA
Abstract: Le dispositif d'étage tampon (DIS) comporte une entrée de données (ED) pour recevoir un signal de données (DAT), une entrée d'horloge (ECL) pour recevoir un signal d'horloge (CLK), une sortie de données (SD) et des moyens de traitement (MTR) configuré pour délivrer sur la sortie de données (SD) les données dudit signal de donnée (DAT) de manière synchrone avec des cycles d'horloges (CCL) du signal d'horloge (CLK). Les moyens de traitement (MTR) comportent un premier module tampon (ACBUF) configuré pour délivrer sur la sortie de données (SD) chaque donnée de manière synchrone avec un premier front du signal d'horloge (F1) et pendant une première moitié de cycle d'horloge (CCL), et un deuxième module tampon (DCBUF) configuré pour maintenir ladite donnée sur la sortie de données (SD) pendant la deuxième moitié du cycle d'horloge (CCL).
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公开(公告)号：FR3094829B1
公开(公告)日：2021-03-12
申请号：FR1903667
申请日：2019-04-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANÇOIS , AMEZIANE EL HASSANI CHAMA
Abstract: Le procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable (NVM), comprend dans un cycle d’écriture (100) les étapes suivantes : - connecter fonctionnellement (20) un circuit de filtre (33) appartenant à une interface de communication (80) physiquement connectée sur un bus (BUS), avec un circuit oscillateur (31) ; - générer (31) par le circuit oscillateur un signal d’oscillations (Fosc) et réguler (35) le signal d’oscillation avec le circuit de filtre (33), de façon à générer (30) un signal d’horloge (CLK) pour cadencer (40) le cycle d’écriture. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3075519A1
公开(公告)日：2019-06-21
申请号：FR1762143
申请日：2017-12-14
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , AMEZIANE EL HASSANI CHAMA
IPC: H03K5/01
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