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公开(公告)号：JP5615384B2
公开(公告)日：2014-10-29
申请号：JP2012555083
申请日：2011-02-22
Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated , アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
Inventor： チュン ジェウン , チュン ジェウン , エス． クリスティ デイビッド , エス． クリスティ デイビッド , ピー．ホーミュス ミヒャエル , ピー．ホーミュス ミヒャエル , ディーステルホースト シュテファン , ディーステルホースト シュテファン , ポーラック マーティン , ポーラック マーティン
CPC classification number: G06F9/466 , G06F9/30087 , G06F9/3834
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公开(公告)号：JP5615262B2
公开(公告)日：2014-10-29
申请号：JP2011504013
申请日：2009-04-10
Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated , アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
Inventor： ディー．ナフザイガー サミュエル , ディー．ナフザイガー サミュエル
IPC: G06F1/28
CPC classification number: G06F1/3203 , G06F1/26 , G06F1/324 , G06F1/3296 , Y02D10/126 , Y02D10/172
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公开(公告)号：JP2022500777A
公开(公告)日：2022-01-04
申请号：JP2021514963
申请日：2019-08-28
Inventor： アルナーチャラム アンナマライ , マリウス エバース , アパルナ シャガラジャン , アンソニー ジャービス
Abstract: プロセッサ(100)は、ループ命令のセットに関連するループ繰り返し数(115)を予測する。予測されたループ繰り返し数が第1のループ繰り返し閾値を超えることに応じて、プロセッサの命令パイプライン(114)の少なくとも1つのコンポーネント(105)を低電力モード又は低電力状態に置くことと、ループ命令のセットをループバッファ(109)から実行することと、を含むループモードにおいて、ループ命令のセットが実行される。予測されたループ繰り返し数が第2のループ繰り返し閾値以下であることに応じて、命令パイプラインの少なくとも1つのコンポーネントを起動状態に維持することと、ループ命令のセットを命令パイプラインの命令フェッチユニット(103)から実行することと、を含む非ループモードにおいて、ループ命令のセットが実行される。 【選択図】図1
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公开(公告)号：JP6980912B2
公开(公告)日：2021-12-15
申请号：JP2020522320
申请日：2018-09-18
Inventor： ジョン ウー , マイケル ケイ. チラウラ , ラッセル シュレイバー , サミュエル ナフザイガー
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公开(公告)号：JP6970751B2
公开(公告)日：2021-11-24
申请号：JP2019540037
申请日：2017-12-27
Inventor： ヤスコ エッカート , リーナ パンダ , ヌワン ジャヤセーナ
IPC: G06F12/06
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Patent Agency Ranking
公开(公告)号：JP6961686B2
公开(公告)日：2021-11-05
申请号：JP2019517022
申请日：2017-09-19
Inventor： マイケル ダブリュー. ルビーン , スティーブン ケイ. ラインハルト
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公开(公告)号：JP2021530022A
公开(公告)日：2021-11-04
申请号：JP2020570420
申请日：2019-04-25
Inventor： ハーレド ハミドウチ , マイケル ウェイン レビーヌ , ウォルター ビー. ベントン
IPC: G06F9/38
Abstract: グラフィックスプロセッシングユニット(GPU)主導の通信のためのネットワークパケットテンプレーティングを行うためのシステム、装置、及び方法が開示されている。中央演算処理装置(CPU)は、テンプレートに従ってネットワークパケットを作成し、ネットワークパケットのフィールドの第1のサブセットに静的データを入れる。次に、CPUはネットワークパケットをメモリに記憶する。GPUはカーネルの実行を開始し、カーネルが実行を完了する前にカーネル内のネットワーク通信要求を検出する。この決定に応じて、GPUは、ネットワークパケットのフィールドの第2のサブセットにランタイムデータを入れる。そして、GPUは、ネットワークパケットは処理可能状態であるという通知を生成する。ネットワークインターフェースコントローラ(NIC)は、通知を検出することに応じて、フィールドの第1のサブセットから、及びフィールドの第2のサブセットから取得したデータを用いてネットワークパケットを処理する。 【選択図】図7
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公开(公告)号：JP6956115B2
公开(公告)日：2021-10-27
申请号：JP2018561677
申请日：2016-09-22
Inventor： ケビン エム. ブランドル
IPC: G06F11/10
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公开(公告)号：JP2021528932A
公开(公告)日：2021-10-21
申请号：JP2021512840
申请日：2019-09-10
Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド , ADVANCED MICRO DEVICES INCORPORATED , エーティーアイ・テクノロジーズ・ユーエルシー , ATI TECHNOLOGIES ULC
Inventor： シーチー スン , マイケル ジェイ. トレシダー , ヤンフェン ワン
Abstract: 目標の高速で送信等化を行うためのシステム、装置及び方法が開示される。コンピューティングシステムは、少なくとも、送信機と、受信機と、送信機と受信機とを接続する通信チャネルと、を備える。通信チャネルは、レーンの第1のサブセットと、レーンの第2のサブセットと、に分割される複数のレーンを含む。等化トレーニング中、レーンの第1のサブセットは第1の速度で動作し、レーンの第2のサブセットは第2の速度で動作する。第1の速度は、通信リンクを動作させるための所望の目標速度であり、第2の速度は、等化トレーニングの前に所定のレーンでデータを確実に伝達できる比較的低い速度である。レーンの第1のサブセットは第1の速度でトレーニングされ、フィードバックは、第2の速度で動作するレーンの第2のサブセットを使用して受信機から送信機に伝達される。 【選択図】図2
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公开(公告)号：JP2021521521A
公开(公告)日：2021-08-26
申请号：JP2020555391
申请日：2019-02-19
Inventor： エリック ダブリュ. スチーブ
IPC: G06F11/36
Abstract: 製造されたプロセッサ上でランダムに生成され、ランダムに実行される実行ファイルの実行に基づいて、プロセッサを設計する方法を提供する。極めて特有なテスト生成制約ルールと組み合わせて、プロセッサのテストにおいて複数のレベルでランダム化を実施することによって、マイクロアーキテクチャ機能に高度にフォーカスを合わせたテストが、高度のランダム順列を、その特有の機能にストレスを加えるように同時に適用しながら実施される。これにより、従来のテスト方法では検出できなかったプロセッサのエラー及びバグの検出及び診断が可能になる。エラー及びバグが検出され、診断されると、異常が発生しないようにプロセッサを再設計することができる。プロセッサのエラー及びバグを除去することによって、計算効率及び信頼性が向上したプロセッサを製造することができる。 【選択図】図1
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