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公开(公告)号：KR100138063B1
公开(公告)日：1998-06-15
申请号：KR1019940036989
申请日：1994-12-23
Abstract: 본 발명의 목적은 단순화한 프로토콜을 갖는 프로세서간 통신장치를 제공하는데 있으며, 상기 목적을 달성하기 위하여 본 발명은, 버스의 분산중재방식을 상용화한 칩을 각 프로세서 보드에 두어 중재기(1)로 사용하고, 송수신단에서 메세지의 일시적인 저장을 위해 FIFO 메모리(3,7)를 두고 BTL(Backplane Transceiver Logic:74FB2040)로 구성된 버스 트랜시버(6)와 버스 리시버(11)를 통해 8bit의 병렬 데이타로 메세지를 전달하고 접수하며, 중재기(1)의 제어 FIFO메모리(3, 7) 및 트랜시버 및 리시버(6, 11)제어, 그리고 프로세서간 송수신절차 제어를 담당하는 송신 모듈 상태천이 제어기(5)와 수신모듈 상태천이 제어기(10)의 회로를 FPGA(Field Programmable Gate Array)에 내장 구현하여 단순화한 프로토콜을 갖는 프로세서간 통신장치로 구현하였다.
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公开(公告)号：KR1019980014261A
公开(公告)日：1998-05-25
申请号：KR1019960033173
申请日：1996-08-09
Applicant: 한국전자통신연구원
IPC: H04L12/56
Abstract: 본 발명은 에스티엠(STM; Synchronous Transfer Mode; 이하, STM이라 함) 기반 에이티엠(ATM; Asynchronous Transfer Mode; 이하, ATM이라 함) 셀 물리계층 처리회로에 관한 것이다.
바이트 처리부와 병렬 처리부 사이의 1:4 다중, 역다중화부를 가지는 전체 회로의 구조와, ATM 셀처리부에서 16bit UTOPIA 형식의 데이타와 표준 ATM셀 형식간의 실시간 변환 방법과, 전체의 회로를 9×30의 형식으로 동작시키기 위한 제어회로에 관해 개시된다.-
公开(公告)号：KR100134708B1
公开(公告)日：1998-05-15
申请号：KR1019940035771
申请日：1994-12-21
IPC: G06F15/00
Abstract: 본 발명은, 192 × 192 스위치를 192 × 1 단위 스위치 32개 모듈과 6 × 1 단위스위치 32개 모듈을 통해 구성상 6배의 게이트 감소효과를 가지도록 한 192 × 192 스위치 회로를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 본 발명은, 입력데이타(IN1 ~ IN192)를 입력받아 제어신호에 따라 1개를 선택하여 출력하는 192 × 1 단위 스위치와, 외부의 선택 타이밍신호(SEL1 ~ SEL3)을 입력받아 상기 192 × 1 단위스위치가 192 × 6 단위스위치 기능을 하도록 제어하는 6 × 1 단위스위치와, 상기 6 × 1 단위스위치와 결합하여 선택 타이밍신호(SEL1 ~ SEL3)의 타이밍 제어에 따라 192 × 1 단위스위치의 입력 데이타 중 하나를 출력시키기 위한 연결 매트릭스(Connection Matrix)를 구비한 단위 스위치 모듈을 32개 포함하는 것을 특징으로 하여, 구성상 하드웨어를 단순화한 효과를 � �진다.
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公开(公告)号：KR100126854B1
公开(公告)日：1998-04-01
申请号：KR1019940034029
申请日：1994-12-13
IPC: H04L25/08
Abstract: In the AU pointer adjustment jitter reducing apparatus for reducing the pointer adjustment jitter generated in a byte stuffing process having a step from an AU3(Administrative Unit-3) signal into a VC3(Virtual Container-3) signal, the apparatus in a synchronous multi machine comprises a first address generating unit(1) for receiving an AU3 gapped demultiplying clock(6.480MHz) from the outside and generating a reading address; a bit leaking processing unit(3) for receiving a BLC(Bit Leaking Control) clock(51.840MHz), stuffing information and a frame clock from the outside, and outputting a VC3 gapped clock(50.112MHz); a demultiplying unit(5) for 8-demultiplying the VC3 gapped clock outputted from the bit leaking processing unit(3) and outputting VC3 gapped clock(6.264MHz); a second address generating unit(4) for receiving the VC3 gapped demultiplying clock(6.26MHz) from the demultiplying unit(5) and generating a writing address; and an elastic buffering unit(2) for storing AU3 reception data inputted from the outside according to the address generated in the first and second address generating units(1,4) or outputting the stored VC3 data, whereby effectuating a curtailment of expenses by removing a specific PLL, etc.
Abstract translation: 在AU指针调整抖动降低装置中，用于减少从具有从AU3（管理单元-3）信号转换成VC3（虚拟容器-3）信号的步骤的字节填充处理中产生的指针调整抖动，该同步多 机器包括：第一地址生成单元（1），用于从外部接收AU3有缺口的不合时钟（6.480MHz）并产生读取地址; 用于从外部接收BLC（位泄漏控制）时钟（51.840MHz），填充信息和帧时钟的漏泄处理单元（3），并输出VC3有空时钟（50.112MHz）; 用于使从位泄漏处理单元（3）输出的VC3有间隙的时钟不合格并输出VC3有间隙时钟（6.264MHz）的偏差单元（5）。 一个第二地址产生单元，用于接收来自偏差单元（5）的VC3间隙不同时钟（6.26MHz）并产生写入地址; 以及弹性缓冲单元（2），用于根据在第一和第二地址生成单元（1,4）中生成的地址存储从外部输入的AU3接收数据或输出存储的VC3数据，从而通过去除 一个特定的PLL等
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公开(公告)号：KR100126847B1
公开(公告)日：1998-04-01
申请号：KR1019940035054
申请日：1994-12-19
IPC: H04L29/10
Abstract: A high-speed signal connector between modules makes the high-speed clock signal transmission be identical with a data inversion period. The high-speed signal connector includes: a clock divider(41) for generating a control clock and 2 division clocks by using PLL function; transmitting/receiving module connectors(42,43) for arranging a data and clock signal between modules, making a inversion period of a connected clock be identical with that of a data, and connecting a bus format data and a clock signal between the modules by using BTL signal level; a clock multiplier(44) for multiplying a division clock by using PLL function.
Abstract translation: 模块之间的高速信号连接器使得高速时钟信号传输与数据反转周期相同。 高速信号连接器包括：时钟分频器（41），用于通过使用PLL功能产生控制时钟和2个分频时钟; 发送/接收模块连接器（42,43），用于在模块之间布置数据和时钟信号，使连接的时钟的反转周期与数据的反相周期相同，并且通过以下方式连接总线格式数据和模块之间的时钟信号 使用BTL信号电平; 时钟乘法器（44），用于通过使用PLL功能来乘以分频时钟。
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Patent Agency Ranking
公开(公告)号：KR100123836B1
公开(公告)日：1997-11-25
申请号：KR1019940021088
申请日：1994-08-25
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: A FIFO circuit for data access is provided which absorbs the clock difference between to two hierarchies and easily monitors the state of memory. The FIFO circuit includes a memory 1 for storing data, a write controller 2 for controlling writing into the memory 1, a read controller 4 for controlling reading from the memory 1, and a flag state manager 3 for maintaining the flag state of the memory 1, thereby easily connecting the two hierarchies.
Abstract translation: 提供了一种用于数据访问的FIFO电路，其吸收了两个层次之间的时钟差异，并且容易地监视存储器的状态。 FIFO电路包括用于存储数据的存储器1，用于控制对存储器1的写入的写入控制器2，用于控制从存储器1读取的读取控制器4以及用于维持存储器1的标志状态的标志状态管理器3 ，从而容易地连接两个层次。
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公开(公告)号：KR1019970056449A
公开(公告)日：1997-07-31
申请号：KR1019950056849
申请日：1995-12-26
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 광대역 종합정보 통신망(B-ISDN)에서 ATM(Asynchronous Transfer Mode)계층의 OAM(Operation And Maintenance)셀 송신 처리 장치에 관한 것으로서, FM(Fault Management)셀의 종류인 AIS/RDI(Alarm Indication Signal/Remote Defect Indication)셀을 생성하는 AL(Alarm)셀 생성 수단(11), 호의 연결 상태를 확인하기 위한 CC(Continuity Check)셀 생성 수단(12), 오류발생 위치를 파악을 위한 LB(Loopback)셀 생성 수단(13),PM(Performance Management)셀 생성 수단(14), A/D(Activation/Deactivation) 셀 생성 수단(15), RM(Resource Management)셀 생성 수단(16), 각 OAM셀의 송신 요구를 받아서 송신 순서 및 셀의 조립과 다중화 오류제어 등의 기능을 수행하도록 제어하는 OAM셀 생성 제어 수단(18), 각 셀 종류를 다중화하는 OAM셀 다중화 수단(17), 각 OAM셀의 오류제어를 위한 CRC-10생성수단(19),PM셀과 CC셀의 송신요구시 필요 정보를 제공하는 서비스셀 모니터링 수단(1A), 및 셀 생성의 기본 요소 정보를 주고 받는 CPU접속 수단(1B)을 구비하여 광대역 종합 통신망을 구성하는 UNI/NNI의 F4/F5레벨의 모든 장치의 ATM계층의 OAM셀의 생성처리에 적용할 수 있고, 대부분의 OAM셀 생성기능을 하드웨어가 처리하도록 하는 구조를 택하여, 망장애 관리와 성능정보의 누적 처리를 위한 성능관리 등의 OAM셀을 실시간으로 생성하므로써 시스템 구성시 소프트웨어의 개입을 최소화하도록 하여 소프트웨어의 부하와 가격을 줄이도록 하는 효율적인 측면과 전체 ATM계층의 기능의 구현이나 구성시 회로의 크기나 성능을 향상시키는 효과가 있다.
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公开(公告)号：KR1019970002714B1
公开(公告)日：1997-03-08
申请号：KR1019940025573
申请日：1994-10-06
IPC: H04L12/28
Abstract: ATM physical class subscriber access processor includes: a transmitting cell processor(29) for receiving ATM cell from ATM hierarchy, and performing VC-4 pay load mapping; VC-4 generator(30) for generating VC-4(virtual container-4) signal; a pointer generator(7) for mapping a transmitting VC-4 signal to STM-1 frame; a frame generator(31) for generating STM-1 frame; a frame terminator(34) for processing a STM-1 frame; a pointer discriminator/processor(21) for detecting VC-4 signal from STM-1 frame; VC-4 terminator(33) for processing an error detection information and an overhead information; a receiving cell processor(32) for outputting ATMcell to ATM hierarchy; a connector(28) for connecting between the above elements(21,29-34) and the CPU. Accordingly, the ATM physical class subscriber access processor real-time processes a data error, accumulates all statistic errors generated on a transmission line path, and includes ATM cell by using asynchronous method without regard to a service speed of ATM cell.
Abstract translation: ATM物理用户接入处理器包括：用于从ATM层级接收ATM信元并执行VC-4支付负载映射的发送小区处理器（29） 用于产生VC-4（虚拟容器-4）信号的VC-4发生器（30） 用于将发送VC-4信号映射到STM-1帧的指针发生器（7）; 用于产生STM-1帧的帧发生器（31）; 用于处理STM-1帧的帧终止器（34）; 用于检测来自STM-1帧的VC-4信号的指针鉴别器/处理器（21） 用于处理错误检测信息和开销信息的VC-4终止器（33）; 接收单元处理器（32），用于将ATM信元输出到ATM分级; 用于连接上述元件（21,29-34）和CPU之间的连接器（28）。 因此，ATM物理类订户接入处理器实时处理数据错误，累积在传输线路径上产生的所有统计误差，并且不考虑ATM信元的服务速度，使用异步方式包括ATM信元。
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公开(公告)号：KR1019970002708B1
公开(公告)日：1997-03-08
申请号：KR1019930026892
申请日：1993-12-08
IPC: H04L12/801 , H04L12/707
Abstract: A virtual container signal conversion circuit where convert the VC12 signal to VC11 signal and use to the TU11 signal multiple type, because of generating continuously the timing that is appended to the fixed inserting signal and the VC11 signal referring to the V5 timing of the virtual container(VC11) signal.
Abstract translation: 虚拟容器信号转换电路，其中将VC12信号转换为VC11信号并用于TU11信号多种类型，因为参考虚拟容器的V5定时连续产生附加到固定插入信号和VC11信号的定时 （VC11）信号。
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