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公开(公告)号：KR1019960010886B1
公开(公告)日：1996-08-10
申请号：KR1019930025357
申请日：1993-11-26
Applicant: 한국전자통신연구원
IPC: H04W88/08
Abstract: a TD-bus matching device (100) for exchanging information with a time switch control processor; a controller circuit (200) for controlling the corresponding system; a DSP circuit (300) for removing echo from a corresponding channel received from the external time switch device through the TD-bus matching circuit (100) and the controller (200); and a sub-highway matching device (400) for sending a data without being affected by the DSP having an error.
Abstract translation: 用于与时间交换控制处理器交换信息的TD-总线匹配装置（100） 控制电路（200），用于控制相应的系统; DSP电路（300），用于通过TD总线匹配电路（100）和控制器（200）去除从外部时间切换装置接收的相应信道的回波; 以及用于发送数据而不受具有错误的DSP的影响的子公路匹配装置（400）。
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公开(公告)号：KR1019960006350A
公开(公告)日：1996-02-23
申请号：KR1019940016752
申请日：1994-07-12
Applicant: 한국전자통신연구원
IPC: H04B7/15
Abstract: 본 발명에서는 반향을 제거하기 위한 복수의 디지틀 적응필터들 대신 다수의 신호 처리기(Digital Signal Processor;DSP)를 사용하고, DSP들의 동작 및 제어에 필요한 DSP프로그램을 DSP에 내장시키지 안혹 하나의 외부기억장치(예를 들며, EPROM)에 저장시켜 놓고 필요시마다 1컵 컨트롤러의 제어에 의해 다수의 DSP들이 외부기억장치로 부터 상기 DSP프로그램을 다운로딩(down-loading)받아 반향제거를 수행하도록 한다.
또한, 1칩 컨트롤러와 다수의 DSP들 간의 통신에 있어서도, 1칩 컨트롤러가 다스 중제 역활을 하도록 함으로써 별도의 버스 중재 회로 없이 버스를 공통으로 사용하여 그들이 통신하도록 한다.
이로써, 각 DSP들을 위한 추가의 ROM 혹은 RAM 이 필요없을 뿐만 아니라 버스 중재를 위한 별도의 버스중재 피로가 필요없음으로써, 본 발명을 작용하여 방향 제기회로를 구현하면, 그 회로의 구현이 용이하면서도 소형의 제품을 생산할 수 있고 생산비를 절감할 수 있다.-
公开(公告)号：KR1019960003146A
公开(公告)日：1996-01-26
申请号：KR1019940014066
申请日：1994-06-21
Applicant: 한국전자통신연구원
IPC: H04L27/01
Abstract: 본 발명은 디지탈 이동통신 교환망(PLMN)과 공중 전화망(PSTN)의 연동시 발생되는 반향을 제기하는 반향제거기(echo canceller)의 제어에 관한 것으로, 제어 프로세서인 TSP의 명령에 따라 내장된 프로그램에 외해 반향 제거기 전체를 제어하고 관리하는 1칩 컨트롤러(100)와, 1칩 컨트롤러(1O0)의 어드레스 중 4개를 입력으로 하여 7개의 래치(120~180)와 듀얼 포트 RAM(1lO) 중 필요에 의해 해당 레치 및 듀얼 포트 RAM(110)을 선택적으로 인에이블/디스에이블시키는 신호를 출력하는 디코디(110)와, 다수의 DSP 가운데 둘 이상의 DSP가 동시에 l칩 컨트롤러(100)에게 인터럽트를 출력하는 경우라도 우선 순위에 따라 하나만을 선택하는 동시에 다수의 DSP 중에서 어느 DSP가 인터럽트를 빌생했는지를 1칩 컨드롤러(100)가 인식한 수 있게 하는 인터럽터 인코더(120)와, l칩 컨트롤러(lOO) 가 다수의 DSP 중에서 임의의 DSP에게 보낼 정보가 있을 때 이 정보를 1칩 컨트롤러(100)의 데이타 포트를 통해 쓰기 위한 제1데이타 래치(120)과, 다수의 DSP 중에서 1칩 컨트롤러(1OO)로 루터 정보를 받은 DSP가 이에 내한 응답으로 DSP 컨트롤러(lOO)에게 응답 정보들 보내거나 다수의 DSP 중 임의의 DSP가 1칩 컨트롤러(100)에게 보낼 정보가 있을 때 1칩 컨트롤러(1OO)의 허락 후에 DSP의 데이타 포트를 통해 정보를 쓰기 위한 제2데이타 레치(130)와, 하나의 EPROM으로 부디 다수의 DSP 내부 메모리로 DSP 프로그램을 다운로닝할 때, 필요에 의해서 1칩 컨트롤러(100)가 DSP에게 인터럽트를 거는 데 사용되는 제1인터럽트 래치(140)과, 1칩 컨트롤러(1O0)와 다수의 DSP 중 임의의 DSP간의 통신시, 필요에 의해 1칩 컨트롤러(100)가 DSP에게 인터럽트를 거는 데 사용되는 제2인터럽트 래치(l5 O)와, 1칩 컨트롤러(100)가 다수의 DSP 각각에 대해 리셋 신호의 인에이블 및 디스에이블을 제어할 때 사용하는 리셋 래치(160)와, 하나의 EPROM으로 부터 다수의 DSP 내부 메모리로 DSP 프로그램을 다운로딩하는 경우에 다운로딩 받는 해당 DSP에 방해를 주지 않도록 1칩 컨트롤러(1O0)가 해당 DSP를 제외한 모든 DSP의 외부 버스 및 신호라인을 고 임피던스 상태로 해주기 위해 사용되는 OFF 래치(170)와, 컨트롤러(1O0)가 다수의 DSP를 필요에 의해 선택적으로 HOLD 신호를 인에이블하여 외부 버스 및 신호라인을 고 임피던스 상태로 만들기 위하여 사용된 HOLD 래치(180)와, TSP와 컨트롤러(100) 상호 간의 정보 교환을 위한 데이타 비퍼 역할을 하는 듀얼 포트 RAM(200)으로 구성되며, 1칩 컨트롤러(1O0)를 이용하여 반향제거기를 구성하는 다수의 DSP들을 하나의 EPROM으로 부터 프로 램을 다운로딩 받고 제어 프로세서인 TSP의 명령에 따라 반향 제거기를 제어하고 관리한다.
이로써, 본 발명에 의하면 컨트롤러(100)가 DSP 다운로딩 및 DSP와의 통신 버스 중재 역할을 하므로 별도의 버스 중재 회로가 필요없다.
반향 제거기를 제어 및 관리하는 기능이 컨트롤러(1O0)에 내장된 프로그램에 의해 수행되기 때문에 향후의 기능 추가 및 삭제시에 반향 게거기의 변경없이 모듈화된 컨트롤러(1O0)의 프로그램만 수정하면 되므로 융통성 있는 반향제거 회로를 구현할 수 있다.-
公开(公告)号：KR1019950005590B1
公开(公告)日：1995-05-25
申请号：KR1019920014228
申请日：1992-08-07
IPC: H04M7/00
Abstract: The echo cancelling device comprises the ASP(23) deciding whether the echo cancel operation is needed or not; the control interface(20) interfacing between the ASP(23) and the TSP(19); the time switch device(16) operating switching function in response to the ASP(23) and the TSP(19); the echo cancelling circuit(15) performing echo cancelling function by the control signal from the TSP(19); the repeater interfacing circuit(17) connected to the DTIP(22) and the control interface(20) to communicate with the PSTN; the signal service circuit(18) generating many kinds of tone signals; the signal service processor(21) sending the message received via the signal service circuit(18) to the corresponding processors by way of the control interface(20).
Abstract translation: 回波消除装置包括：ASP（23）决定是否需要回波消除操作; 所述控制接口（20）在所述ASP（23）和所述TSP（19）之间进行接口连接; 时间切换装置（16）响应于ASP（23）和TSP（19）而操作切换功能; 回波消除电路（15）通过来自TSP（19）的控制信号执行回波消除功能; 连接到DTIP（22）和控制接口（20）的中继器接口电路（17）与PSTN通信; 信号服务电路（18）产生多种音调信号; 信号服务处理器（21）通过控制接口（20）将经由信号服务电路（18）接收的消息发送到相应的处理器。
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Patent Agency Ranking
公开(公告)号：KR1019940006750B1
公开(公告)日：1994-07-27
申请号：KR1019910026066
申请日：1991-12-30
IPC: H04Q11/08
Abstract: The time switch device with a code converting function includes time slot exchange circuits for performing a code converting function etc. with a multiplexed pulse code modulation subhighway, a time switch link matching circuit connected to the time slot exchange circuits, a remote multiplex/demultiplex circuit used instead of the time switch link matching circuit when matched with a space division switch, and a control memory and maintenance circuit connected to the time slot exchange circuit, thereby performing code conversion without an additional coder converter.
Abstract translation: 具有代码转换功能的时间切换装置包括用于通过多路复用脉冲编码调制子高速执行代码转换功能等的时隙交换电路，连接到时隙交换电路的时间切换链路匹配电路，远程多路复用/解复用电路 与空分开关匹配时代替时间切换链路匹配电路，以及连接到时隙交换电路的控制存储器和维护电路，从而在不附加编码器转换器的情况下执行代码转换。
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公开(公告)号：KR1019930015940A
公开(公告)日：1993-07-24
申请号：KR1019910026066
申请日：1991-12-30
IPC: H04Q11/08
Abstract: 본 발명은 다중화된 PCM 서브하이웨이와의 인터페이스, 멀티플렉스/디멀티플렉스, TSI 기능, 코드 변환기능을 수행하기 위한 타임슬럿 교환회로(TSIA)(1,2,3,4,5,6,7,8), 상기 타임슬럿 교환회로에 연결되어 광정합, 데이터 선택 및 다중화 변환, IPC 정합 기능을 수행하기 위ㅎ나 타임스위치 링크 정합회로(TLIA)(9), 타임스위치 장치가 원격 교환 시스템에 사용되며, T1/E1링크를 통하여 공간분할 스위치와 정합되는 경우 상기 TLIA 대신 사용되는 원격다중/역다중 회로(RMDA)(10), 상기 타임슬럿 교환회로에 연결되어 동일 타임스위치 장치에 수용된 가입자 끼리 통화시 내부 정터를 통한 루프백, 송신방향 공통제어메모리 등으로 구성되어 있는 제어메모리 및 유지보수 회로(CMMA)(11,14)를 구비하여 타임스위치 제어 프로세서(TSP)(12,13)의 제어를 받아 최대 8K의 입력을 받아 여 1K의 출력으로 내보내는 타임스위칭, 코드 변환 기능 및 중계선 유휴 코드 제공 기능을 갖는 것을 특징으로 한다.
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公开(公告)号：KR1019910005492B1
公开(公告)日：1991-07-31
申请号：KR1019880016772
申请日：1988-12-14
Inventor： 오돈성
Abstract: A clock selecting circuit is for improving the reliability of the electronic equipment or the telecommunication system by selecting a mormal clock group between two clock groups. The circuit comprises a receiver (1) for receiving the clock source and for producing two clock groups, a clock detecting/selecting means including a number of clock detectors, four OR gates and a flip-flop, and a selector (2) for transmitting the normal clock corresponding to the enalbe signal.
Abstract translation: 时钟选择电路用于通过选择两个时钟组之间的正常时钟组来提高电子设备或电信系统的可靠性。 该电路包括用于接收时钟源并用于产生两个时钟组的接收器（1），包括多个时钟检测器，四个或门和触发器的时钟检测/选择装置，以及用于发送 正常时钟对应于enalbe信号。
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