公开(公告)号：KR1020050054004A

公开(公告)日：2005-06-10

申请号：KR1020030087273

申请日：2003-12-03

Applicant: 한국전자통신연구원

Inventor： 양우진 ,  이종협 ,  정해원 ,  김영선

IPC: H04L12/28

Abstract: 하나 이상의 저속 인터페이스들을 집합(aggregation)시켜 단일 고속 인터페이스를 구현하기 위한 인터페이스 모듈 및 이를 포함하는 통신 장치가 제공된다. 본 발명의 일면에 의한 인터페이스 모듈은, 외부 장치와 고속으로 데이터를 송수신하기 위한 고속 인터페이스, 저속 인터페이스들 중에서 하나를 선택하여 고속 인터페이스와 연결시키기 위한 스위칭 부 및 링크 집합 생성부를 포함한다. 본 발명의 일면에 의한 인터페이스 모듈에 포함되는 링크 집합 생성부는 인터페이스 모듈을 포함하는 통신 장치 및 저속 인터페이스들 간에 링크 집합 가상 인터페이스(link aggregation virtual interface)를 생성 및 유지하여, 통신 장치가 링크 집합 가상 인터페이스를 이용하여 데이터를 송수신하도록 한다. 본 발명에 의하여 저렴한 비용으로 고속 인터페이스를 구현할 수 있음은 물론, 링크 집합 기능을 지원하는 모든 통신 장치에서 물리적 인터페이스의 종류에 관계없이 동작하는 인터페이스 모듈이 제공된다.

公开(公告)号：KR1020050052018A

公开(公告)日：2005-06-02

申请号：KR1020030085832

申请日：2003-11-28

Applicant: 한국전자통신연구원

Inventor： 강유화 ,  석주명 ,  박미룡 ,  이종협 ,  정해원 ,  김영선

IPC: H04L29/06 ,  H04L12/70

CPC classification number: H04L61/103 ,  H04L61/2038

Abstract: 고속의 패킷 포워딩이 가능하게 하는 주소 번역 프로토콜 테이블 관리방법 및 관리장치가 개시된다. 상기 주소 번역 프로토콜 테이블 관리방법 및 관리장치는, 주소 번역 프로토콜 기능의 짧은 에이징 시간을 충분히 크게 설정하고, 상기 에이징 시간을 짧은 주기의 에이징 시간으로 분할하며, 분할된 에이징 시간이 경과하기 전에 엔트리 정보를 요구함으로써, 엔트리를 갱신하도록 한다.

公开(公告)号：KR100460672B1

公开(公告)日：2004-12-09

申请号：KR1020020078173

申请日：2002-12-10

Applicant: 한국전자통신연구원

Inventor： 김도연 ,  이상민 ,  최창호 ,  강성수 ,  정해원 ,  이형호

IPC: H04L12/28

CPC classification number: H04L49/9021 ,  H04L49/25 ,  H04L49/352 ,  H04L49/602 ,  H04L49/90 ,  H04L49/9047 ,  H04L49/9063 ,  H04L49/9094

Abstract: 본 발명은 1 기가비트 이더넷 스위치의 기본적인 프레임 규격은 유지하면서 물리 계층의 전송 속도 및 패킷 처리 성능을 10 기가비트로 향상시킬 수 있는 10기가비트 이더넷 회선 정합 장치 및 그 제어 방법에 관한 것이다.
본 발명은 1기가비트 이더넷 회선 정합 유니트와, 스위치 패브릭 유니트와, 주 프로세서 유니트를 포함하는 10 기가비트 이더넷 에지 스위치에 있어서, 상기 스위치 패브릭 유니트와 연결되는 N 개의 네트워크 프로세서와, 상기 N 개의 네트워크 프로세서와의 사이에 1 기가비트 이더넷 표준 GMII 인터페이스와 10 기가비트 이더넷 표준 XGMII 인터페이스를 제공하는 프레임 다중화 및 역다중화부와, 상기 프레임 다중화 및 역다중화부에 연결되어, XGMII 및 XAUI 인터페이스를 지원하며, 10 기가비트 전송 거리를 연장하는 10기가비트 확장 부계층 처리부와, 10 기가비트 광 인터페이스를 지원하도록 표준 패키지 광 모듈로 구성한 10 기가비트 이더넷 물리계층 처리부와, 상기 10기가비트 확장 부계층 처리부와 10기가비트 이더넷 물리계층 처리부를 제어하는 10기바� �트 물리층 제어부와, 10 기가비트 이더넷 회선 정합 유니트를 제어하기 위한 회선 정합 제어부와, 주 프로세서 유니트와 IPC 기능을 수행하여 제어 및 상태 정보를 교환하고, N 개의 네트워크 프로세서를 구동하며, 포워딩 테이블 관리기능 및 트래픽 관리 기능을 수행하는 라인 프로세서로 구성된다.
상기 구성에 의하여 본 발명은 프레임의 기본 규격에 변경없이 1기가비트 회선과 10기가비트 회선의 정합을 가능하게 하는 효과를 제공한다.

公开(公告)号：KR100454681B1

公开(公告)日：2004-11-03

申请号：KR1020020068906

申请日：2002-11-07

Applicant: 한국전자통신연구원

Inventor： 강성수 ,  정해원 ,  이형호

IPC: H04L12/70

CPC classification number: H04L49/352 ,  H04L49/25 ,  H04L49/3009 ,  H04L49/3018 ,  H04L49/3027

Abstract: The present invention provides an Ethernet switching apparatus using frame multiplexing and demultiplexing. The Ethernet switching apparatus has a plurality of frame demultiplexers, a plurality of frame multiplexers and a switch fabric chip set. The frame demultiplexers convert at least one 10 gigabits Ethernet frame into a plurality of gigabit Ethernet frames. The frame multiplexers convert a plurality of gigabit Ethernet frames into at least one 10 gigabits Ethernet frame. The switch fabric chip set is provided with input and output interfaces using the GMII, and is connected to the frame demultiplexers and the frame multiplexers in the GMII format. The switch fabric chip set outputs frames through an arbitrary usable one of a plurality of GMII ports connected to a corresponding frame multiplexer if the frames are transmitted to the corresponding frame multiplexer.

Abstract translation: 本发明提供了一种使用帧复用和解复用的以太网交换设备。 以太网交换装置具有多个帧解复用器，多个帧复用器和交换结构芯片组。 帧解复用器将至少一个10千兆位以太网帧转换为多个千兆位以太网帧。 帧多路复用器将多个千兆位以太网帧转换为至少一个10千兆比特以太网帧。 交换结构芯片组提供使用GMII的输入和输出接口，并且以GMII格式连接到帧解复用器和帧复用器。 如果帧被发送到对应的帧复用器，则交换结构芯片组通过连接到相应的帧复用器的多个GMII端口中的任意可用端口输出帧。

公开(公告)号：KR100441883B1

公开(公告)日：2004-07-27

申请号：KR1020020018497

申请日：2002-04-04

Applicant: 한국전자통신연구원

Inventor： 나용욱 ,  강성수 ,  정해원 ,  이형호

IPC: H04L12/851 ,  H04L12/937

Abstract: PURPOSE: An input control device and method in a packet switch system is provided to increase the usability of a network system and improve the performance of a high-speed packet switch system, without the necessity of increasing internal operation speed, by fairly switching packets according to the priority order. CONSTITUTION: An input control device and method in a packet switch system is composed of the first demultiplexer(4200), the first and second control parts(4210,4220), the first and second multiplexers(4270a,4270b), a port selection control part(4280), and the third multiplexer(4290). The first demultiplexer(4200) divides inputted packets into unicast packets and multicast or broadcast packets and outputs the divided packets to the first and second control parts(4210,4220). The first control part(4210) consists of the second demultiplexer(4231a) and the first and second storage parts(4240a,4240b). The second demultiplexer(4231a) separates the unicast packets inputted from the first demultiplexer(4200) into real-time traffics and non-real time traffics. The first and second storage parts(4240a,4240b) classify the real-time and non-real time traffics outputted from the second demultiplexer(4231a) by output ports and outputs them selectively. The second control part(4220) is composed of a selector(4232), the third demultiplexer(4231b), the third and fourth storage parts(4250a,4250b), and the fifth and sixth storage parts(4260a,4260b). The first multiplexer(4270a), connected to the first storage part(4240a) and the fifth storage part(4260a), selects the real-time traffics outputted from the first storage part(4240a) and the fifth storage part(4260a). The second multiplexer(4270b), connected to the second storage part(4240b) and the sixth storage part(4260b), selects the non-real time traffics outputted from the second storage part(4240b) and the sixth storage part(4260b). The third multiplexer(4290) selects one between the real-time packet outputted from the first multiplexer(4270a) and the non-real time packet outputted from the second multiplexer(4270b) and transfers it to a switch fabric. The port selection control part(4280) executes communication for the port arbitration of a crossbar scheduler in the switch fabric.

Abstract translation: 目的：提供一种分组交换系统中的输入控制设备和方法，用于增加网络系统的可用性并提高高速分组交换系统的性能，而不需要增加内部操作速度， 到优先顺序。 构成：分组交换系统中的输入控制装置和方法由第一解复用器（4200），第一和第二控制部分（4210,4220），第一和第二复用器（4270a，4270b），端口选择控制 部分（4280）和第三复用器（4290）。 第一解复用器（4200）将输入的分组分成单播分组和多播或广播分组，并将分割后的分组输出到第一和第二控制部分（4210,4220）。 第一控制部分（4210）由第二解复用器（4231a）以及第一和第二存储部分（4240a，4240b）组成。 第二解复用器（4231a）将从第一解复用器（4200）输入的单播分组分离为实时业务和非实时业务。 第一和第二存储部分（4240a，4240b）通过输出端口对从第二解复用器（4231a）输出的实时和非实时业务进行分类，并选择性地输出它们。 第二控制部（4220）由选择器（4232），第三解复用器（4231b），第三和第四存储部（4250a，4250b）以及第五和第六存储部（4260a，4260b）构成。 连接到第一存储部分（4240a）和第五存储部分（4260a）的第一多路复用器（4270a）选择从第一存储部分（4240a）和第五存储部分（4260a）输出的实时业务。 连接到第二存储部分（4240b）和第六存储部分（4260b）的第二多路复用器（4270b）选择从第二存储部分（4240b）和第六存储部分（4260b）输出的非实时业务。 第三多路复用器（4290）在从第一多路复用器（4270a）输出的实时分组和从第二多路复用器（4270b）输出的非实时分组之间选择一个，并将其传送到交换结构。 端口选择控制部分（4280）执行用于交换结构中的纵横制调度器的端口仲裁的通信。

公开(公告)号：KR1020040050755A

公开(公告)日：2004-06-17

申请号：KR1020020077925

申请日：2002-12-09

Applicant: 한국전자통신연구원

Inventor： 강태규 ,  주범순 ,  정해원 ,  이형호

IPC: H04Q1/30

Abstract: PURPOSE: A gigabit Ethernet line interface board is provided to use line processors for driving plural physical interface portions and plural network processors, and to mount up to 4 network processors on one board, thereby supporting 16-port gigabit Ethernet to the maximum. CONSTITUTION: A physical interface portion(1) converts an optical signal into an electric signal, demultiplexes the electric signal, outputs a signal consisting of two clocks and a 10-bit symbol stream, receives a signal consisting of an inputted clock and a 10-bit symbol stream to multiplex the signal, converts the signal into an optical signal, and transmits the optical signal. A network processor portion(2) receives a signal consisting of two restored clocks and a 10-bit symbol stream, extracts a gigabit Ethernet frame by decoding the stream, reconfigures the signal to output the reconfigured signal to a switch fabric board(5), encapsulates a switch interface signal to encode the signal, and outputs the 10-bit symbol stream and the clock to the physical interface portion(1). A line processor portion(3) exchanges control and state information, initializes a board address to perform a self board test, initializes a dispatcher port setup table to enable hardware and a timer interrupt, and controls/manages other board elements. A board controller and manager(4) controls the initialization of the various board elements , controls the state information displaying of the interface portion(1) and the processor portion(2), collects various state information and alarm signals, and controls/manages states of the various board elements.

Abstract translation: 目的：提供千兆以太网线路接口板，用于驱动多个物理接口部分和多个网络处理器的线路处理器，并在一个板上安装多达4个网络处理器，从而最大限度地支持16端口千兆以太网。 构成：物理接口部分（1）将光信号转换为电信号，解复用电信号，输出由两个时钟和10位符号流组成的信号，接收由输入时钟和10- 将符号流复用，将信号转换为光信号，并发送光信号。 网络处理器部分（2）接收由两个恢复的时钟和10比特符号流组成的信号，通过对流进行解码来提取吉比特以太网帧，重新配置信号以将重新配置的信号输出到交换矩阵板（5） 封装开关接口信号以对信号进行编码，并将10位符号流和时钟输出到物理接口部分（1）。 线路处理器部分（3）交换控制和状态信息，初始化板地址以执行自身板测试，初始化调度器端口设置表以启用硬件和定时器中断，并且控制/管理其他板单元。 板控制器和管理器（4）控制各个板单元的初始化，控制接口部分（1）和处理器部分（2）的状态信息显示，收集各种状态信息和报警信号，并控制/管理状态 的各种板块元素。

公开(公告)号：KR1020040046519A

公开(公告)日：2004-06-05

申请号：KR1020020074463

申请日：2002-11-27

Applicant: 한국전자통신연구원

Inventor： 김대업 ,  주범순 ,  정해원 ,  이형호

IPC: G06F13/00

CPC classification number: G06F13/387

Abstract: PURPOSE: A device and a method for managing a register of an Ethernet MMD(MDIO Manageable Device) using an external bus interface are provided to manage the register of the MMD on an Ethernet system over a Gbps(Gigabits per second) rate by using the external bus interface of a processor of a control station. CONSTITUTION: A CPU has an external bus interface connection function. An interface converter communicates with the MMD by connecting the CPU with an external bus interface and converting the external bus interface into an MDIO(Management Data Input/Output) interface. The interface converter includes the first to the third managing part(601-603). The first managing part generates/outputs the signals needed for the MDIO frame conversion at the external bus interface, and forms a route for the second managing part in case that the CPU directly accesses the register of an external device. The second managing part stores the register information of the external device directly accessed from the CPU when the CPU processes the register information. The third managing part reads/writes the register of the MMD by generating an MDIO frame after receiving the signals.

Abstract translation: 目的：提供使用外部总线接口管理以太网MMD（MDIO可管理设备）寄存器的设备和方法，以通过Gbps（千兆位/秒）速率在以太网系统上管理MMD的寄存器，方法是使用 控制站处理器的外部总线接口。 构成：CPU具有外部总线接口连接功能。 接口转换器通过将CPU与外部总线接口连接并将外部总线接口转换为MDIO（管理数据输入/输出）接口与MMD通信。 接口转换器包括第一到第三管理部分（601-603）。 第一管理部件在外部总线接口处生成/输出MDIO帧转换所需的信号，并且在CPU直接访问外部设备的寄存器的情况下，形成用于第二管理部件的路由。 当CPU处理寄存器信息时，第二管理部分存储从CPU直接访问的外部设备的寄存器信息。 第三管理部件在接收到信号后通过生成MDIO帧来读/写MMD的寄存器。

公开(公告)号：KR100433631B1

公开(公告)日：2004-05-31

申请号：KR1020020018220

申请日：2002-04-03

Applicant: 한국전자통신연구원

Inventor： 박봉혁 ,  정해원 ,  이형호

IPC: H04L27/32

Abstract: PURPOSE: A double modulation and demodulation high frequency wave transmitting and receiving device for commonly implementing RF is provided to allow a plurality of signals of different modulation and demodulation methods to be transmitted by the same RF. CONSTITUTION: A double modulation and demodulation high frequency wave transmitting and receiving device(100) for commonly implementing RF includes Gaussian frequency shift keying and quadrature phase shift keying base band signal control block(10), a radio frequency down stream conversion block(20), an RF local signal generation block(30), an RF upstream conversion block, a panel selection filter block(50), an intermediate filter down stream conversion block(60), an intermediate frequency local signal generation block(70), an intermediate frequency upstream conversion block(80), a bandpass filter(11), a switch(12), a plurality of switch drivers(13,14,15,16,17), a reception signal intensity detector(18) and a peak detector(19). In the double modulation and demodulation high frequency wave transmitting and receiving device(100), the digital signal inputted from the base band is converted into analog signal at the digital to analog converters. The high frequency components of in-phase and quadrature-phase signals outputted from the digital to analog converters are removed at the low pass filters and inputted to the I/Q modulators.

Abstract translation: 目的：提供一种用于共同实现RF的双调制解调高频波发射和接收装置，以允许不同调制和解调方法的多个信号由相同的RF发射。 用于共同实现RF的双调制和解调高频波发射和接收设备（100）包括高斯频移键控和正交相移键控基带信号控制块（10），射频下行转换块（20） ，RF本地信号生成块（30），RF上行转换块，面板选择滤波器块（50），中间滤波器下行转换块（60），中频本地信号生成块（70） （80），带通滤波器（11），开关（12），多个开关驱动器（13,14,15,16,17），接收信号强度检测器（18）和峰值检测器 （19）。 在双调制解调高频发射和接收装置（100）中，从基带输入的数字信号在数模转换器中被转换成模拟信号。 从数模转换器输出的同相和正交相位信号的高频分量在低通滤波器处被去除并被输入到I / Q调制器。

公开(公告)号：KR1020040040707A

公开(公告)日：2004-05-13

申请号：KR1020020068906

申请日：2002-11-07

Applicant: 한국전자통신연구원

Inventor： 강성수 ,  정해원 ,  이형호

IPC: H04L12/70

CPC classification number: H04L49/352 ,  H04L49/25 ,  H04L49/3009 ,  H04L49/3018 ,  H04L49/3027

Abstract: PURPOSE: An ethernet switching apparatus and method using frame multiplexing are provided to reduce a cost by using a general giga-bit switch chip set and a standard interface in a multiplexer and a demultiplexer. CONSTITUTION: Switch fabric chip set(450) includes a standard interface GMII consisting of a GbE MAC(451), a GbEFE(Gigabit Ethernet Forwarding Engine)(452), a cross-bar switch(453) and a GbE MAC(454,454-11,454-1N,454-m1,454-mN). GbE PHYs(470-1,470-k) are transmission blocks and GbE PHYs(460-1,460-k) are receiving blocks. XGbE PHYs(440-1,440-m) are transmission blocks and XGbE PHYs(410-1,410-m) are receiving blocks. Frame_DEMUXs(430-1,430-m) demultiplex 10-giga ethernet frame coming through an XGMII(404) to a giga-bit ethernet frame and transmit it to the switch fabric chip set(450) through a GMII(403). Frame_MUXs(420-1,420-m) multiplex the giga-bit ethernet frame coming through the switch fabric chip set(450) to a 10 giga-bit ethernet frame and transmit it to XGbE PHYs(410-1,410-m) through an XGMII(401).

Abstract translation: 目的：提供一种使用帧复用的以太网交换装置和方法，通过在多路复用器和解复用器中使用通用千兆比特交换芯片组和标准接口来降低成本。 规则：交换矩阵芯片组（450）包括由GbE MAC（451），GbEFE（千兆以太网转发引擎）（452），交叉开关（453）和GbE MAC（454,454）组成的标准接口GMII， 11,454-1N，454-m1,454-MN）。 GbE PHY（470-1,470-k）是传输块，GbE PHY（460-1,460-k）是接收块。 XGbE PHY（440-1,440-m）是传输块，XGbE PHY（410-1,410-m）是接收块。 Frame_DEMUX（430-1,430-m）将通过XGMII（404）的10吉比特以太网帧解复用到千兆比特以太网帧，并通过GMII（403）将其传输到交换结构芯片组（450）。 Frame_MUX（420-1,420-m）将通过交换结构芯片组（450）的千兆比特以太网帧复用到一个10千兆位以太网帧，并通过XGMII（410-1,410-m）将其传输到XGbE PHY（410-1,410-m） 401）。

公开(公告)号：KR100429911B1

公开(公告)日：2004-05-03

申请号：KR1020020027595

申请日：2002-05-18

Applicant: 한국전자통신연구원

Inventor： 강성수 ,  강태규 ,  정해원 ,  이형호

IPC: H04J3/02

CPC classification number: H04L12/40032 ,  H04J3/047 ,  H04L12/40039 ,  H04L12/413 ,  H04L12/56 ,  Y02D50/42

Abstract: 본 발명은 가변 길이(variable-length)의 고속 패킷(high-speed packet)을 다중화하고 역다중화하는 방법 및 장치에 관한 것으로, 특히 다수의 1기가비트 이더넷 프레임(1 gigabit ethernet frame)을 하나의 10기가비트 이더넷 프레임(10 gigabit ethernet frame)으로 다중화(multiplex)하고 반대로 역다중화(demultiplex)하는 방법 및 장치에 관한 것이다.
이러한 방식은 가변 길이의 고속 패킷을 단순한 시분할 다중화(TDM) 방식이 아닌 패킷 다중화(packet multiplexing) 방식을 사용하고 출력 대역폭(output bandwidth)보다 입력 대역폭(input bandwidth)을 크게 함으로써 통계적 다중화(statistical multiplex) 효과를 지니며 또한 입력과 출력 인터페이스 방식에 표준 인터페이스를 사용함으로써 기존의 범용 칩(chip)들을 사용할 수 있는 효과가 있다.

Abstract translation: 提供了一种用于多路复用和多路分解可变长度高速分组的方法和装置。 根据该方法和装置，多个千兆位以太网帧被多路复用到单个10千兆位以太网帧中，并且该单个10千兆位以太网帧被多路分解成多个千兆位以太网帧。 为了处理可变长度的高速分组，使用分组多路复用而不是简单的TDM，并且使用比输出带宽更大的输入带宽，从而实现统计复用效果。 此外，标准接口用于输入和输出接口，因此可以使用现有的通用芯片。