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公开(公告)号：JP6918919B2
公开(公告)日：2021-08-11
申请号：JP2019503927
申请日：2017-07-18
Inventor： グォファ ジン , チュン リン , ベネディクト ケスラー
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公开(公告)号：JP2021515324A
公开(公告)日：2021-06-17
申请号：JP2020545269
申请日：2019-02-27
Inventor： アミタブ メーラ , ダナ ジー. ルイス
Abstract: プロセッサ(100)は、プロセッサの複数のポイントに配置された複数の電圧ドループ検出器(130)を含む。検出器は、リアルタイムで、電圧レベルをモニタリングし、ドループイベントが検出された場合にプロセッサに警告する。複数のドループを同時に検出することができ、検出された各ドループイベントが警告を生成し、この警告をクロック制御モジュール等のプロセッサモジュールに送信し、このプロセッサモジュールが、検出されたドループに基づいて動作する。各検出器は、リングオシレータ(206)を用いて、周期信号と、その信号に基づく対応するカウントと、を生成し、信号の周波数は、モニタリングされている対応するポイントにおける電圧に基づいて変化する。 【選択図】図7
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公开(公告)号：JP2021509207A
公开(公告)日：2021-03-18
申请号：JP2020536162
申请日：2018-09-20
Inventor： ヴィドヒャナサン カリヤナスンダラム , エリック クリストファー モートン , チェンピン ヤン , アミット ピー. アプテ , エリザベス エム. クーパー
IPC: G06F12/00 , G06F12/0815
Abstract: 順序付けされた要求についてのキャンセル及びリプレイメカニズムを実装するためのシステム、装置及び方法を開示する。システムは、少なくとも、順序付けマスター、メモリコントローラ、メモリコントローラに結合されるコヒーレントスレーブ、ならびに順序付けマスター及びコヒーレントスレーブに結合される相互接続ファブリックを含む。順序付けマスターは、メモリへのパス上のコヒーレントスレーブに転送される書き込み要求を生成する。コヒーレントスレーブは、無効にするプローブをすべての処理ノードに送信した後に、書き込み要求によって標的とされるデータのキャッシュされたコピーのすべてが無効にされたときに、書き込み要求がグローバルに可視であるインジケーションを順序付けマスターに送信する。グローバルに可視なインジケーションを受信することに応答して、順序付けマスターは、タイマーを開始する。すべてのより古い要求がグローバルに可視になる前にタイマーが期限切れになる場合、書き込み要求をキャンセルしてリプレイし、ファブリック中での前進を確保し、潜在的なデッドロックシナリオを回避する。 【選択図】図5
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公开(公告)号：JP2021507568A
公开(公告)日：2021-02-22
申请号：JP2020531139
申请日：2018-11-19
Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド , ADVANCED MICRO DEVICES INCORPORATED , エーティーアイ・テクノロジーズ・ユーエルシー , ATI TECHNOLOGIES ULC
Inventor： ステファン ヴィー. コソノキー , ミハイル ロジオノフ , ジョイス シー. ウォン
Abstract: 周波数ロックループ(FLL)のマスタ/スレーブ構成は、ループをロックするプロセス、ターゲット電圧、温度(PVT)の追跡目標を、電源の電圧ドループに応じてクロック周波数を適応させることから切り離す。マスタ発振回路は、調整された電源電圧を受け、マスタ発振信号を供給する。制御回路は、マスタ周波数制御信号を供給して、マスタ発振信号の周波数をターゲット周波数に制御する。スレーブ発振回路は、調整された電源電圧及びドループ電源電圧に接続されており、マスタ周波数制御信号に基づくスレーブ周波数制御信号に応じた周波数を有するスレーブ発振信号を供給する。第2発振信号の周波数は、ドループ電源電圧の電圧変化に応じる。 【選択図】図1
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公开(公告)号：JP2021507390A
公开(公告)日：2021-02-22
申请号：JP2020533201
申请日：2018-09-24
Inventor： アミタブ メーラ , クリシュナ サイ ベルナチョ
IPC: G06F1/24 , G06F15/78 , G06F15/177
Abstract: コンピューティングデバイス(100)は、複数のコア(111〜114)と、コア変換コンポーネント(616)と、コア割当コンポーネント(617)と、を含むプロセッサ(100)を備える。コア変換コンポーネントは、レジスタ(405)のセットを設け、複数のプロセッサコアのコア毎に1つのレジスタが存在する。コア割り当てコンポーネントは、プロセッサの初期化中に、コア割り当てスキームに従って、コア変換コンポーネントのレジスタの各々にコアインデックスを提供するコンポーネントを含む。コアインデックスに基づいて、オペレーティングシステムからのプロセス命令が各コアに転送される。 【選択図】図2
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Patent Agency Ranking
公开(公告)号：JP2021506033A
公开(公告)日：2021-02-18
申请号：JP2020532005
申请日：2018-09-19
Inventor： ラビンドラ エヌ. バルガバ , ガネシュ バラクリシュナン
IPC: G06F12/0893
Abstract: コンピューティングシステムのための効率的なメモリアクセスを実行するためのシステム、装置、及び方法を開示する。外部システムメモリは、最後のレベルのキャッシュとして使用され、様々なタイプのダイナミックランダムアクセスメモリ(DRAM)の1つを含む。メモリコントローラは、受信した同じ単一のメモリ要求に基づいて、タグ要求と別個のデータ要求とを生成する。タグ要求の送信は、データ要求の送信よりも優先される。タグ要求の処理中に、部分的タグ比較が実行される。部分的タグ比較でタグミスが検出された場合、データ要求はキャンセルされ、メモリ要求がメインメモリに送信される。部分的タグ比較で1つまたは複数のタグヒットが検出された場合、データ要求の処理は、全体的タグ比較の結果に依存する。 【選択図】図3
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公开(公告)号：JP2021506027A
公开(公告)日：2021-02-18
申请号：JP2020531647
申请日：2018-09-24
Inventor： リチャード マーティン ボーン , デイビッド エム. ダーレ , スティーブン コムルシュ
Abstract: プロセッサ(100)は、クロックドメイン(102,104)間で転送されるデータに関する先入れ先出しバッファ(FIFO)(110)への読み出し及び書き込みポインタ(125,115)にオフセット値(155、150)を適用する。ポインタオフセットは、クロックドメイン間の周波数比に基づいており、データがFIFOのエントリに書き込まれるまで受信クロックドメインによって当該エントリからデータが読み込まれないことを保証しつつ、レイテンシを低減し、これにより、データ転送エラーを低減する。プロセッサは、クロックドメインの一方又は両方におけるクロック周波数の変化に応じて、ポインタオフセット値をリセットし、クロック周波数の変化に応じてプロセッサが正確にデータを転送し続けることを可能にする。 【選択図】図1
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公开(公告)号：JP2021504788A
公开(公告)日：2021-02-15
申请号：JP2020526347
申请日：2018-08-28
Inventor： ジョン エム. キング
Abstract: 本明細書では、小さなストアオペレーションをフュージョンして、より少なくより大きなストアオペレーションにするストアフュージョンのためのシステム及び方法について説明する。システムは、隣接する一対のオペレーションが連続するストアオペレーションであることを検出する。隣接するマイクロオペレーションは、隣接するディスパッチスロットを流れるマイクロオペレーションを指し、連続するストアマイクロオペレーションは、隣接するマイクロオペレーションの両方がストアマイクロオペレーションであることを指す。次に、連続するストアオペレーションが評価され、データサイズが同じであるかどうか、及び、ストアオペレーションアドレスが連続しているかどうかが判別される。次いで、2つのストアオペレーションがフュージョンされ、2倍のデータサイズを有する1つのストアオペレーションと、1つのストアデータHIオペレーションと、が形成される。 【選択図】図2
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公开(公告)号：JP2020535755A
公开(公告)日：2020-12-03
申请号：JP2020517896
申请日：2018-09-24
Inventor： ゴク ヴィン ヴー , アダム ウィリアム リンチ , ダレン レイ ディ セラ , ステファン マーク リャン
IPC: H04L27/00 , H04B7/06 , H04B7/0491 , H04B7/0408 , H04W28/18 , H04N19/30 , H04L1/00
Abstract: ビデオストリームの異なるコンポーネントに対して異なる変調符号化スキーム(MCS)を利用するためのシステム、装置及び方法が開示されている。システムは、無線リンクを介してビデオストリームを受信機に送信する送信機を含む。送信機は、ビデオストリームを、低品質、中程度の品質、及び、高品質のコンポーネントに分割し、異なるMCSを使用して異なるコンポーネントを変調する。例えば、送信機は、低品質のコンポーネントを、低い、ロバストなMCSレベルを用いて変調し、このコンポーネントが受信される可能性を高める。また、中程度の品質のコンポーネントは、中程度のMCSレベルを使用して変調され、高周波数のコンポーネントは、高いMCSレベルを使用して変調される。低品質のコンポーネントのみが受信機によって受信された場合、受信機は、このコンポーネントから低品質のビデオフレームを再構成して表示し、これにより、ビデオストリームの表示における不具合を回避する。 【選択図】図6
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公开(公告)号：JP2020535507A
公开(公告)日：2020-12-03
申请号：JP2020515717
申请日：2018-09-17
Inventor： デイビッド エイ. ロバーツ , エリオット エイチ. メドニック
IPC: G06F12/0811
Abstract: プリエンプティブなキャッシュライトバックの方法は、第1サイクルの間に第1キャッシュと第2キャッシュとの間で未使用の帯域幅を表す未使用帯域幅メッセージを、第1キャッシュ(118)の第1キャッシュコントローラ(120)から第2キャッシュ(122)の第2キャッシュコントローラ(124)に送信することを含む。第2サイクルの間に、未使用帯域幅メッセージに基づいて、ダーティデータを含むキャッシュラインが、第2キャッシュから第1キャッシュにプリエンプティブにライトバックされる。さらに、第2キャッシュに対するキャッシュミスに応じて、第2キャッシュ内のキャッシュラインが上書きされる。 【選択図】図1
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