-
公开(公告)号：KR100292033B1
公开(公告)日：2001-07-12
申请号：KR1019980017262
申请日：1998-05-13
Applicant: 삼성전자주식회사
IPC: H01L23/12
Abstract: PURPOSE: A semiconductor chip package and a method for fabricating the same are provided to reduce a fabricating cost of a semiconductor chip package having a structure of a chip scale package by using raw materials and subsidiary materials. CONSTITUTION: A semiconductor chip(1) is adhered to a center portion of an upper face of an insulating plate(11) for frame(10) by using an adhesive(3). A multitude of conductive patterns(13) for lead are formed on a bottom face of the insulating plate(11). A wire bonding region of the conductive patterns(13) exposed within passing holes(12) of the insulating plate(11). Bonding pads of the semiconductor chip(1) are electrically connected with the conductive patterns(13), which is exposed within the passing holes(12) by a bonding wire(5). The semiconductor chip(1) is molded by an encapsulant(7).
-
公开(公告)号：KR1020010039380A
公开(公告)日：2001-05-15
申请号：KR1019990047748
申请日：1999-10-30
Applicant: 삼성전자주식회사
IPC: H03M13/27
CPC classification number: H03M13/2732 , H03M13/6502
Abstract: PURPOSE: An interleaving and deinterleaving apparatus is provided to be capable of controlling an address of a memory simply. CONSTITUTION: A clock generating part(30) generates a fundamental clock signal, and a double clock generating part(31) doubles a speed of the fundamental clock signal. A modulo 2 counter(32) repeats '0' and '1' corresponding to an input clock signal, and an address generating part(34) generates a write address and a read address. Interleaved data is written or read to or from a memory part(37). A counter(33) receives the fundamental clock signal to output a predetermined value divided by both a fundamental clock number and a value(k) determined according to I and J values. The I value indicates the number of groups forming data, and the J value is delay time of each group.
Abstract translation: 目的：提供一种能够简单地控制存储器的地址的交织和解交错装置。 构成：时钟发生部（30）生成基本时钟信号，双时钟生成部（31）使基本时钟信号的速度加倍。 模2计数器（32）重复对应于输入时钟信号的“0”和“1”，并且地址生成部分（34）产生写地址和读地址。 交织数据被写入或从存储器部分（37）读取。 计数器（33）接收基本时钟信号以输出由基本时钟数和根据I和J值确定的值（k）除以预定值。 I值表示形成数据的组的数量，J值是每组的延迟时间。
-
公开(公告)号：KR1019990085107A
公开(公告)日：1999-12-06
申请号：KR1019980017262
申请日：1998-05-13
Applicant: 삼성전자주식회사
IPC: H01L23/12
Abstract: 본 발명의 반도체패키지 및 그 제조방법은 관통홀들이 형성된 절연성 판재의 저부면에 도전성 판재를 접착한 프레임(frame)을 준비하고, 반도체칩을 절연성 판재 상에 고착시키며 본딩와이어 또는 범프(bump)에 의해 관통홀들 내에 노출된 영역의 도전성 판재에 전기적으로 연결하고, 반도체칩을 봉지체에 의해 밀봉하고, 도전성 판재를 선택적으로 에칭하여 리드용 도전성 패턴으로 형성한다.
따라서, 본 발명은 칩스케일 패키지(chip scale package)의 구조를 가지면서 전형적인 반도체칩 패키지의 원, 부자재를 사용함에 따른 제조원가의 절감을 이룩할 수 있다. 또한, 도전성 판재를 선택적으로 에칭하여 리드용 도전성 패턴으로 형성함으로써 종래의 트리밍/포밍공정의 생략에 따른 제조공정의 단순화를 이룩할 수 있다. 그리고, 실장용 인쇄회로기판의 도전성 패턴들에 대응하여 상기 도전성 판재를 선택적으로 에칭함으로써 반도체칩 패키지의 실장 용이성을 향상시킬 수 있다.-
公开(公告)号：KR1019990069316A
公开(公告)日：1999-09-06
申请号：KR1019980003484
申请日：1998-02-06
Applicant: 삼성전자주식회사
IPC: H01L23/28
Abstract: 본 발명에 의한 LOC패키지용 다이본딩장치는 기존의 다이본딩장치에 추가로 마운트헤드에 산화방지가스의 가스주입구를 설치하고 상기 마운트헤드를 지지하는 마운트헤드본체에 산화방지가스의 주입, 배출을 위한 공간을 마련하도록 캡을 설치하도록 구성되어 있다.
따라서, 본 발명은 반도체칩의 다이본딩시 상기 가스주입구를 거쳐 산화방지가스인 질소가스를 리드프레임에 공급하여 마운트스테이지의 고온에 의한 내부리드의 산화를 방지한다. 그 결과로 본 발명은 내부리드와 봉지제와의 박리현상 발생을 방지하고, 본딩와이어와 내부리드의 접착강도를 증가시켜 LOC패키지의 신뢰성을 향상시킨다.-
公开(公告)号：KR200131556Y1
公开(公告)日：1998-12-15
申请号：KR2019950003680
申请日：1995-03-03
Applicant: 삼성전자주식회사
Inventor： 김재홍
IPC: B24B11/00
Abstract: 가공물의 곡면부 요철 연마장치가 개시되어 있다.
이 개시된 곡면부 요철 연마장치는, 몸체(20)와; 가공물(10)의 곡면부(13)를 따라 휨이 가능하게 설치된 연마부재(26)와; 양측 각각이 몸체(20)와 연마부재(26)에 힌지(21) 결합되어 곡면부(13)에 연마부재(26)의 연마면이 밀착되게 하는 복수개의 링크부재(23);를 구비하여, 연마부재(26)가 곡면부(13)에 밀착 된 상태로 몸체(20)가 곡면부(13)의 직선방향으로 수평 구동되어 곡면부(13)를 연마할 수 있도록 된 것을 특징으로 한다.
또한, 연마부재(26)와 몸체(20) 사이에 설치되어 가공물(10)의 곡면 가공시 연마부재(26)에 소정 압력을 가하도록 하는 지지수단(29)과, 이 지지수단(29)에 복원력을 제공하는 탄성수단(35)이 더 포함하는 것이 바람직하다.-
Patent Agency Ranking
公开(公告)号：KR1019970063537A
公开(公告)日：1997-09-12
申请号：KR1019960004434
申请日：1996-02-24
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 반도체 웨이퍼의 스핀 드라이어에 대하여 기재하고 있다. 본 발명은 반도체 웨이퍼의 캐리어(Carrier)를 고정하는 홀더; 상기 홀더가 내측면에 부착된 회전 드럼(Drum); 및 상기 반도체 웨이퍼 상의 물방울을 원심력으로 제거하기 위하여, 상기 회전 드럼 저면의 중심을 고정하여 이를 회전시키는 회전축을 포함하는 반도체 웨이퍼의 스핀 드라이어(Spin Dryer)에 있어서, 상기 반도체 웨이퍼가 상기 회전축의 수직면에 대해 소정의 각(θ)을 가진 경사를 이루도록, 상기 홀더가 상기 회전드럼의 내측면에 대해 기울어지게 부착된 것을 특징으로 하는 반도체 웨이퍼의 스핀 드라이어를 제공한다. 따라서, 본 발명에 의하면 반도체 웨이퍼가 웨이퍼 캐리어에서 미끄러져 나와 파손되는 문제점이 방지되며, 원심력을 크게 하기 위한 고속회전이 불필요하다.
-
公开(公告)号：KR1019970048659A
公开(公告)日：1997-07-29
申请号：KR1019950069757
申请日：1995-12-30
Applicant: 삼성전자주식회사
IPC: G02B6/38
Abstract: 페룰 가공용 와이어 에칭 장치를 개시한다. 이 페룰 가공용 와이어 에칭 장치는 윗면이 개구된 용기로서, 와이어의 에칭을 위한 소정 에칭용액이 감겨지는 탕구와, 상기 탕구의 윗면에 설치되며 와이어를 탕구속의 에칭용액속에 침잠시키기 위한 가이드 부재와, 상기 에칭용액에 의해 에칭된 와이어의 슬러그를 제거하는 슬러그 제거 부재와, 와이어를 구동하는 모타와, 상기 모타의 회전수와 방향을 제어하는 PLC 를 구비하여 된 것에 특징이 있다. 본 고안을 채용함에 의해 전체적인 공정가격이 줄어 들고 시장점유의 독점확보가 기대된다.
-
公开(公告)号：KR1019970031298A
公开(公告)日：1997-06-26
申请号：KR1019950040724
申请日：1995-11-10
Applicant: 삼성전자주식회사
Inventor： 김재홍
IPC: H03K5/134
Abstract: 인가되는 전압에 의해 딜레이 특성을 변동시킬 수 있는 개선된 딜레이 회로에 관한 것이다.
본 발명에 따른 딜레이 회로는 직렬로 연결된 두 개의 인버터; 및 상기 인버터를 연결시키는 라인에 그의 게이트가 접속되고, 그의 소오스와 드레인이 공통 접속되어 소정의 신호원에 접속되는 적어도 하나의 모오스 트랜지스터를 포함함을 특징으로 한다.
본 발명에 따른 딜레이 회로는 회로의 구성이 완료된 후에도 딜레이 타임을 임의로 조정할 수 있다는 효과를 갖는다.-
-
公开(公告)号：KR102254122B1
公开(公告)日：2021-05-20
申请号：KR1020140109959
申请日：2014-08-22
Applicant: 삼성전자주식회사
IPC: G01N33/68 , G01N33/573 , G01N27/49
Abstract: 본개시의일 측면에따른전자전달매개체시스템의일 구현예는제1 전이금속착물및 제2 전이금속착물을포함하되, 상기전자전달매개체시스템의작동전압은제1 전이금속착물의작동전압과제2 전이금속착물의작동전압의 "몰평균"과 "실질적으로동일"하다.
-
-
-
-
-
-
-
-
-
Search Results
313
records
(took 0.024 seconds)
