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公开(公告)号：KR1020110134157A
公开(公告)日：2011-12-14
申请号：KR1020100053989
申请日：2010-06-08
Applicant: 삼성전자주식회사
IPC: H01L23/00 , H01L23/498 , G11C5/02
CPC classification number: G11C5/02 , H01L23/49816 , H01L23/49838 , H01L2924/0002 , H01L24/06 , H01L2924/00
Abstract: PURPOSE: Semiconductor packages are provided to prevent information related to a test terminal from being exposed, thereby eliminating customizing for test equipment. CONSTITUTION: Main terminals(110) are arranged on a semiconductor package(100) at a fixed interval(d). The main terminals have square or rectangular outer circumstances. The main terminals include a first set(130) and terminals(132). The main terminals include a dummy terminal(150). An extra terminal is arranged on a blank area(120).
Abstract translation: 目的：提供半导体封装以防止与测试终端相关的信息暴露，从而消除对测试设备的定制。 构成：主端子（110）以固定间隔（d）布置在半导体封装（100）上。 主要终端具有正方形或矩形外部环境。 主终端包括第一组（130）和终端（132）。 主终端包括虚拟终端（150）。 在空白区域（120）上设置一个额外的终端。
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公开(公告)号：KR1020010018052A
公开(公告)日：2001-03-05
申请号：KR1019990033853
申请日：1999-08-17
Applicant: 삼성전자주식회사
IPC: H01L23/544
Abstract: PURPOSE: A coding method of a semiconductor chip is provided to prevent semiconductor products ordered by a chip unit from being mistakenly delivered by an operator, by forming a code for identifying the chip in a specific portion of the chip without an additional photo process. CONSTITUTION: A sacrificial oxide layer(104) is formed in an active region of a wafer(100) having a field oxide layer(102). A photoresist layer is formed on the resultant structure. The photoresist layer is selectively etched to expose predetermined portions of the surfaces of the sacrificial oxide layer and the field oxide layer by using a reticle as a mask. The reticle has a pattern for confining a gate electrode formation part and a specific code formation part. After an ion implantation for controlling a threshold voltage is performed by using the etched photoresist layer, the sacrificial oxide layer and the field oxide layer not protected by the photoresist layer are wet-etched to form a letter-type code(C) on the field oxide layer.
Abstract translation: 目的：提供半导体芯片的编码方法，通过在芯片的特定部分中形成用于识别芯片的代码，而不需要额外的照片处理，来防止由芯片单元排序的半导体产品被操作者错误地传送。 构成：在具有场氧化物层（102）的晶片（100）的有源区中形成牺牲氧化物层（104）。 在所得结构上形成光致抗蚀剂层。 通过使用掩模版作为掩模，选择性地蚀刻光致抗蚀剂层以暴露牺牲氧化物层和场氧化物层的表面的预定部分。 掩模版具有用于限制栅电极形成部分和特定代码形成部分的图案。 在通过使用蚀刻的光致抗蚀剂层进行用于控制阈值电压的离子注入之后，对未被光致抗蚀剂层保护的牺牲氧化物层和场氧化物层进行湿式蚀刻，以在场上形成字母型代码（C） 氧化层。
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公开(公告)号：KR1019990065266A
公开(公告)日：1999-08-05
申请号：KR1019980000481
申请日：1998-01-10
Applicant: 삼성전자주식회사
Inventor： 이학용
IPC: H01L21/20
Abstract: 본 발명은 반도체소자 제조장치 및 이를 이용한 반도체소자 제조방법에 관한 것으로서, 보다 상세하게는 게이트 또는 메탈막 등의 증착을 위한 텅스텐실리사이드막 증착 후 후속막 증착시 상기 후속막의 리프팅을 방지하기 위한 반도체소자 제조장치 및 이를 이용한 반도체소자 제조방법 에 관한 것이다.
본 발명에 의한 텅스텐실리사이드를 증착하는 과정을 포함하는 반도체소자 제조장치는 상기 텅스텐실리사이드 증착 공정챔버에 열처리부가 연결되어 이루어진다.
본 발명에 의한 텅스텐실리사이드를 증착하는 과정을 포함하는 반도체소자 제조방법은 상기 텅스텐실리사이드를 증착 하는 단계; 상기 텅스텐실리사이드 증착 후 열처리를 수행하는 단계; 및 상기 텅스텐실리사이드의 열처리 수행 후 후속공정을 진행하는 단계를 포함하여 이루어진다.
따라서, 텅스텐실리사이드를 증착한 후 바로 증착 공정챔버에 연결되어 있는 열처리부에서 열처리하여 그레인을 성장시켜 후속공정에서 열처리시 상부막이 떨어져 나가는 리프팅현상이 발생하지 않는 효과가 있다.-
公开(公告)号：KR1019980076186A
公开(公告)日：1998-11-16
申请号：KR1019970012754
申请日：1997-04-07
Applicant: 삼성전자주식회사
IPC: H01L21/328
Abstract: 본 발명은 반도체 기판 상에 적층되는 단위셀의 평탄도를 높일 수 있는 반도체장치의 제조방법에 관한 것이다.
본 발명은, 반도체장치의 제조방법에 있어서, (1) 필드산화막이 형성된 반도체 기판 상에 포토레지스트를 전면도포하는 단계; (2) 상기 (1)의 포토레지스트 가운데 후속공정에서 게이트전극이 형성될 소정영역의 상기 포토레지스트를 노광 및 현상하여 제거하는 단계; (3) 상기 (2)의 반도체 기판을 식각하여 웰을 형성하는 단계; 및 (4) 상기 (3)의 웰 내부에 게이트전극을 형성하는 단계를 포함하여 이루어진다.
따라서, 반도체 기판 내부에 게이트전극을 형성함으로써 게이트전극 상부에 형성되는 다수의 셀들이 단차지는 것을 근원적으로 방지하여 평탄화도를 향상시킬 수 있는 효과가 있다.-
公开(公告)号：KR101694804B1
公开(公告)日：2017-01-11
申请号：KR1020100078834
申请日：2010-08-16
Applicant: 삼성전자주식회사
CPC classification number: G06F13/4086
Abstract: 메모리장치는인터페이스부및 메모리부를포함한다. 인터페이스부는클럭신호, 커맨드신호및 데이터신호를수신하고, 커맨드신호또는클럭신호에기초하여입력임피던스를내부적으로조절한다. 메모리부는커맨드신호및 데이터신호에기초하여데이터를저장한다. 따라서, 메모리장치는추가적인외부임피던스조절회로없이작동환경에따라임피던스를내부적으로조절할수 있다.
Abstract translation: 存储装置包括接口单元和存储单元。 接口单元接收时钟信号，命令信号和数据信号，根据命令信号和时钟信号中的至少一个在内部调整输入阻抗，并根据命令信号和数据产生存储器件的内部控制信号 信号。 存储单元基于内部控制信号执行读/写操作。
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Patent Agency Ranking
公开(公告)号：KR1020110060493A
公开(公告)日：2011-06-08
申请号：KR1020090117092
申请日：2009-11-30
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0246 , G06F2212/7211 , G11C16/349
Abstract: PURPOSE: A method for managing an erasure count in a memory device is provided to implement an abrasion leveling technique by efficiently managing the number of erasures. CONSTITUTION: In a managing an erasure count in a memory device, a command interface logic comprises a plurality of control signals and an input output pin. A controller and a VCC generator(240) generate a voltage. The controller and the VCC generator generate a ready/busy bar signal. An address register(210) generates a row signal and a column signal. The address register selects the cell of a memory array(100). A page buffer(260) is interfaced with the memory array. A counter(290) increases an erasure count value.
Abstract translation: 目的：提供一种用于管理存储装置中的擦除次数的方法，以通过有效地管理擦除次数来实现磨损均衡技术。 构成：在存储器件中管理擦除次数时，命令接口逻辑包括多个控制信号和输入输出引脚。 控制器和VCC发生器（240）产生电压。 控制器和VCC发生器产生就绪/繁忙的信号。 地址寄存器（210）生成行信号和列信号。 地址寄存器选择存储器阵列的单元（100）。 页面缓冲器（260）与存储器阵列接口。 计数器（290）增加擦除计数值。
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公开(公告)号：KR1020110004649A
公开(公告)日：2011-01-14
申请号：KR1020090062190
申请日：2009-07-08
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: G11C5/14 , G11C5/04 , H01L2224/32145 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
Abstract: PURPOSE: A multi-chip system is provided to prevent the generation of malfunctions due to a peak current by preventing power voltages from being simultaneously supplied. CONSTITUTION: A plurality of chips(12_1 to 12_N) are prepared in a stacked structure. The chips have a slave-master relationship. A plurality of power voltages(Vcc1 to VccN) is inputted from the outside. The power voltages are supplied to the chips according to a pre-determined order using a power order controller. The power order controller delays at least one supply of the power voltages.
Abstract translation: 目的：提供多芯片系统，通过防止同时提供电源电压，防止由峰值电流引起的故障。 构成：以堆叠结构制备多个芯片（12_1至12_N）。 这些芯片具有从属关系。 从外部输入多个电源电压（Vcc1〜VccN）。 使用电源控制器根据预定的顺序将电源电压提供给芯片。 功率指令控制器延迟至少一个电源电压。
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公开(公告)号：KR100187374B1
公开(公告)日：1999-04-15
申请号：KR1019950049332
申请日：1995-12-13
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: 실리사이드층을 포함하는 반도체소자의 제조방법 및 그 제조장치가 개시되어 있다.
본 발명은, 반도체기판 위에 제1물질층을 형성하는 단계, 상기 제1물질층의 표면을 소정 깊이 만큼 식각하는 단계 및 상기 표면이 식각된 제1물질층상에 실리사이드층을 형성하는 단계를 구비하여 이루어진다.
따라서, 실리사이드층과 하부물질층과의 점착력이 향상되어 리프팅이 발생되지 않아 양호한 특성의 소자를 얻을 수 있는 효과가 있다.-
公开(公告)号：KR101744756B1
公开(公告)日：2017-06-09
申请号：KR1020100053989
申请日：2010-06-08
Applicant: 삼성전자주식회사
IPC: H01L23/00 , H01L23/498 , G11C5/02
CPC classification number: G11C5/02 , H01L23/49816 , H01L23/49838 , H01L2924/0002 , H01L2924/00
Abstract: 본발명개념은반도체패키지, 상기반도체패키지를포함하는반도체메모리모듈, 및상기반도체메모리모듈을포함하는시스템에관한것으로서, 더욱구체적으로는표면에복수의메인단자들이실질적으로일정한간격으로배치되고상기복수의메인단자들은테스트신호가입력될수 있는복수의입출력단자들로구성되는제 1 세트의단자들; 및상기테스트신호이외의신호가입출력될수 있는복수의입출력단자들로구성되는제 2 세트의단자들을포함하는반도체패키지, 상기반도체패키지를포함하는반도체메모리모듈, 및상기반도체메모리모듈을포함하는시스템에관한것이다.
Abstract translation: 本发明构思涉及一种包括半导体存储器模块的系统，并且所述半导体存储器模块，其包括一个半导体封装，半导体封装，并且更具体地euroneun多个在所述多个的规则间隔大体上设置在表面上的主端子的 主要端子包括：第一组端子，包括可以输入测试信号的多个输入/输出端子; 以及包括该半导体存储器模块的系统，并且包括的半导体封装的半导体存储模块中，半导体封装包括由多个输入和输出端子的所述第二组的端子，其可以是输出信号向上以外的测试信号， 它涉及。
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公开(公告)号：KR1019980017524A
公开(公告)日：1998-06-05
申请号：KR1019960037309
申请日：1996-08-30
Applicant: 삼성전자주식회사
Inventor： 이학용
IPC: H01L21/66
Abstract: 반도체 웨이퍼의 공정상태를 검사하기 위한 마이크로스코프(Microscope)에 관한 것이다.
본 발명은 웨이퍼(1)가 놓여지는 받침대(2)를 상,하로 이동시켜 대물렌즈(3)와 웨이퍼와의 거리를 조절함으로써 포커스를 맞추어 불량을 검출하도록 된 반도체 웨이퍼 검사용 마이크로스코프에 있어서, 상기 대물렌즈(3)와 웨이퍼(1)와의 거리가 규정치에 도달할 때 이를 검출하기 위한 거리감지센서(8)와, 상기 거리감지센서에 의해 대물렌즈와 웨이퍼와의 거리가 규정치보다 근접된 것으로 검출될 때 상기 받침대(2)의 상,하동작을 정지시키는 잠금수단이 구비된 구성이다.
따라서 포커스 조절을 위해 대물렌즈와 웨이퍼의 사이거리를 조절함에 있어 이들 사이거리가 규정치보다 근접되면 자동적으로 받침대의 동작이 정지됨으로써 웨이퍼의 손상을 방지할 수 있는 효과가 있다.
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