Abstract:
PURPOSE: A virtual tag generation device and a method thereof are provided to receive product information which is displayed at a video media, thereby realizing collective processing of product search and purchase. CONSTITUTION: An MCU(Micro Controller Unit)(210) receives each tag data of a plurality of products in video which is displayed at the video media throough a communication with video image media. A multi-tag protocol processor unit(250) processes each tag data in a plurality of tag modules. An analog communications logic(270) provides a communication path in order to transmit each tag data related to a plurality of products to a tag reader. Each tag data is displayed on the video.
Abstract:
보안 기능을 갖는 RFID 보안 장치 및 방법을 개시한다. 보안 기능을 갖는 RFID 보안 방법은 보안 태그 리더기가 보안 태그로부터 수신된 보안 정보를 이용하여 암호화 키를 결정하고, 결정된 암호화 키를 이용하여, 출력 키를 생성하는 단계와, 보안 태그로부터 수신한 암호화된 데이터를 출력 키를 이용하여 복호화하는 단계와, 보안 태그로 송신하는 데이터를 출력 키를 이용하여 암호화하고, 암호화된 데이터를 보안 태그로 송신하는 단계를 포함하고, 보안 태그가 암호화 키 및 보안 정보를 이용하여 출력 키를 생성하고, 보안 정보를 보안 태그 리더기로 송신하는 단계와, 보안 태그가 상기 출력 키를 이용하여, 보안 태그 리더기로 송신하는 데이터를 암호화하고, 암호화된 데이터를 보안 태그 리더기로 송신하는 단계와, 보안 태그가 보안 태그 리더기로부터 수신한 데이터를 출력 키를 이용하여 복호화하는 단계를 포함한다. RFID, 태그, 복제
Abstract:
PURPOSE: A method and a device for testing a side-channel are provided to measure power consumption when driving an encryption program. CONSTITUTION: An MCU(Micro Control Unit)(400) controls the operation of an encryption program configured in software, and an FPGA(Field Programmable Gate Array)(600) performs a primary operation verification configured in hardware. A power separation modules(200) activates an MCU and an FPGA by supplying power to the FPGA or the MCU. Plural power separation modules measure the power consumption when driving the encryption program, and performs sub-channel analysis based on the measured power consumption.
Abstract:
본 발명은 보안 관련 제품의 부채널(Side Channel) 분석을 통하여 안전성을 검증하는 장치에 관한 것으로, 보안 관련 제품의 암호 알고리즘 수행 시 누설되는 전력 신호나 RF 신호 등을 측정하고, 분석하여 보안 제품의 안전성을 검증하는 하드웨어 부채널 검증 시스템에 관한 것이다. 본 발명에 따른 부채널 안전성 검증 장치는 보안 제품의 부채널 신호로부터 추출된 복수의 샘플링 데이터를 입력 받는 인터페이스 모듈, 소정의 암호 알고리즘 연산을 수행하는 암호 알고리즘 연산 블록, 및 상기 암호 알고리즘 연산에 기반하여 상기 샘플링 데이터로부터 암호 키를 추출하는 부채널 분석용 프로세서를 포함한다. 보안 제품, 부채널 신호, 샘플링 데이터, 암호 알고리즘 연산, 암호 키
Abstract:
A communication data protection method based on symmetric key encryption in an RFID(Radio Frequency ID) system, and a reader and a tag for performing the same are provided to use symmetric key encryption, thereby protecting communication data between an RFID tag and an RFID reader. A memory(115) stores a security parameter and a security key. A signal processing unit(113) produces an OTP(One Time Password) value according to an output regression mode by using the security key. The signal processing unit encrypts a message to be transmitted to a reader(101) by the OTP value. A transmitting unit(111) transmits the security parameter and the encrypted message to the reader.
Abstract:
본 발명은 보안 관련 제품의 부채널(Side Channel) 분석을 통하여 안전성을 검증하는 장치에 관한 것으로, 보안 관련 제품의 암호 알고리즘 수행 시 누설되는 전력 신호나 RF 신호 등을 측정하고, 분석하여 보안 제품의 안전성을 검증하는 하드웨어 부채널 검증 시스템에 관한 것이다. 본 발명에 따른 부채널 안전성 검증 장치는 보안 제품의 부채널 신호로부터 추출된 복수의 샘플링 데이터를 입력 받는 인터페이스 모듈, 소정의 암호 알고리즘 연산을 수행하는 암호 알고리즘 연산 블록, 및 상기 암호 알고리즘 연산에 기반하여 상기 샘플링 데이터로부터 암호 키를 추출하는 부채널 분석용 프로세서를 포함한다. 보안 제품, 부채널 신호, 샘플링 데이터, 암호 알고리즘 연산, 암호 키
Abstract:
본 발명은 유한체 GF(2 m )에서의 하이브리드 곱셈 연산 장치 및 연산 방법에 관한 것으로, 특히 곱셈 연산 장치의 면적과 연산 속도간 trade-off를 꾀할 수 있는 유한체 GF(2 m )에서의 하이브리드 곱셈 연산 장치 및 방법에 관한 것이다. 본 명세서에서 개시하는 곱셈 연산 장치는 GF(2 m )에서의 m 비트 승수 a(x)의 [(m+k-1)×k] 계수 행렬로부터, 상기 a(x)와 m 비트 피승수 b(x)의 곱셈 연산시, 상기 b(x)를 k 비트( )로 나누어 상기 a(x)와 b(x)의 부분곱 연산의 수행을 위한 [m×k] 행렬 Z를 생성하는 Z 행렬 생성부; 상기 부분곱 연산을, 상기 Z의 행 단위로 번 수행하여, 번째의 부분곱 연산값과 상기 곱셈 연산의 최종 결과값을 산출하는 부분곱 연산부; 및 상기 번째의 다음 번째 부분곱 연산값을 구하기 위해, 상기 부분곱 연산부로부터 상기 번째 부분곱 연산값을 피드백 받아 이를 리덕션(reduction) 연산하는 리덕션 연산부를 포함하여 본 발명의 목적 및 기술적 과제를 달성한다.
Abstract:
본 발명은 유한체 GF(2 m )에서의 하이브리드 곱셈 연산 장치 및 연산 방법에 관한 것으로, 특히 곱셈 연산 장치의 면적과 연산 속도간 trade-off를 꾀할 수 있는 유한체 GF(2 m )에서의 하이브리드 곱셈 연산 장치 및 방법에 관한 것이다. 본 명세서에서 개시하는 곱셈 연산 장치는 GF(2 m )에서의 m 비트 승수 a(x)의 [(m+k-1)×k] 계수 행렬로부터, 상기 a(x)와 m 비트 피승수 b(x)의 곱셈 연산시, 상기 b(x)를 k 비트( )로 나누어 상기 a(x)와 b(x)의 부분곱 연산의 수행을 위한 [m×k] 행렬 Z를 생성하는 Z 행렬 생성부; 상기 부분곱 연산을, 상기 Z의 행 단위로 번 수행하여, 번째의 부분곱 연산값과 상기 곱셈 연산의 최종 결과값을 산출하는 부분곱 연산부; 및 상기 번째의 다음 번째 부분곱 연산값을 구하기 위해, 상기 부분곱 연산부로부터 상기 번째 부분곱 연산값을 피드백 받아 이를 리덕션(reduction) 연산하는 리덕션 연산부를 포함하여 본 발명의 목적 및 기술적 과제를 달성한다.
Abstract:
본 발명은 고성능 타원곡선 암호화 장치 구현에 관한 것으로, 본 발명의 타원곡선 암호화 장치는 타원곡선의 스칼라 곱셈 연산인 kP 연산을 수행한다. 이때, k는 곱셈 상수 값으로 타원곡선 차수(order)보다 작은 임의의 정수값이며, P는 타원곡선 위의 임의의 점, 또는 타원곡선 기저점이다. 즉, 본 발명은 고성능 타원곡선 암호화 장치에 있어 프로젝티브 좌표계에서의 타원곡선 연산 기법과 윈도우 연산 기법을 최적화하며, 또한 기저점의 스칼라 곱셈 연산과 임의의 좌표의 스칼라 곱셈 연산이 모두 효율적으로 수행될 수 있도록 하여 타원곡선 암호 처리의 주된 연산인 스칼라 곱셈 연산을 고속으로 처리 가능하도록 함으로써, 타원곡선 스칼라 곱셈 연산에 대하여 빠른 처리 능력을 보장하며, 이를 통하여 타원곡선 암호 프로토콜이 사용되는 서버 시스템에서 보조 연산 장치로 사용하여 전체 시스템 처리 성능을 향상시킬 수 있는 이점이 있다. 또한 타원곡선 암호화 장치에서 하드웨어 자원을 효율적으로 사용할 수 있게 되어 높은 성능을 얻을 수 있으며, 여러 타원곡선 암호 시스템으로 확장이 용이하게 되는 이점이 있다.
Abstract:
본 발명은 시스템의 보안성과 기밀성을 제공하기 위한 공개키 암호장치에 관한 것이다. 즉 본 발명은 소수체 연산을 기본으로 하는 RSA 암호 알고리즘과 소수체 타원곡선 암호알고리즘을 선택적으로 구동하도록 구현함에 있어, 핵심적인 연산을 수행하는 모듈러 연산장치 및 그 방법과 상기 모듈러 연산장치를 이용하여 RSA 공개키 암호알고리즘과 소수체 타원곡선 공개키 암호알고리즘을 모두 구동 가능하게 구현함으로서, 시스템의 안정성을 증가시키고, 보다 범용적인 활용을 가능하게 하는 이점이 있다.