公开(公告)号：KR1020080035914A

公开(公告)日：2008-04-24

申请号：KR1020060102577

申请日：2006-10-20

Applicant: 삼성전자주식회사

Inventor： 김동수 ,  이동명 ,  한건희 ,  함석헌

IPC: H04N5/378 ,  H04N5/3745

CPC classification number: H04N5/3575 ,  H04N5/374

Abstract: A low noise CMOS image sensor with low power consumption is provided to remove noise due to transistors by including no transistors installed in existing pixel sensors, and reduce power consumption by removing a current path formed by transistors. In a pixel sensor array, plural pixel sensors are arranged in columns and rows. Plural transfer circuits are respectively related with the rows. Each of the pixel sensors receives lamp voltage, and compares the lamp voltage with a difference between reset voltage and pixel signal voltage corresponding to image information inputted form the outside. The pixel sensor outputs a comparison signal. Each of the transfer circuit transfers the comparison signal from the related pixel sensor to outside.

Abstract translation: 提供低功耗的低噪声CMOS图像传感器，以通过不在现有像素传感器中安装晶体管来消除由晶体管引起的噪声，并通过去除由晶体管形成的电流路径来降低功耗。 在像素传感器阵列中，多个像素传感器以列和行排列。 多个传输电路分别与行相关。 每个像素传感器接收灯电压，并且将灯电压与对应于从外部输入的图像信息的复位电压和像素信号电压之间的差进行比较。 像素传感器输出比较信号。 每个传送电路将来自相关像素传感器的比较信号传送到外部。

公开(公告)号：KR100801013B1

公开(公告)日：2008-02-04

申请号：KR1020060019552

申请日：2006-02-28

Applicant: 삼성전자주식회사

Inventor： 이명수 ,  임수헌 ,  허진경 ,  김태찬 ,  한용인 ,  함석헌

IPC: H04N5/365

Abstract: CMOS 이미지 센서에서 고정 패턴 잡음을 제거할 수 있는 장치가 개시된다. 상기 장치는 저장장치, 고정패턴잡음 연산회로, 및 고정패턴잡음 제거회로를 구비한다. 상기 저장장치는 (n-1)번째 프레임의 수직 블랭크 구간 동안 연산된 제1기준 고정패턴 잡음들을 저장한다. 상기 고정패턴잡음 연산회로 상기 저장장치에 저장된 상기 제1기준 고정패턴 잡음들과 n번째 프레임의 수직 블랭크 구간 동안 출력된 블랭크 고정패턴 잡음들에 기초하여 제2기준 고정패턴 잡음들을 계산하고, 상기 제1기준 고정 패턴 잡음들을 상기 제2기준 고정 패턴 잡음들로 업-데이트하기 위하여 상기 제2기준 고정패턴 잡음들을 상기 저장장치로 출력한다. 상기 고정패턴 잡음 제거회로는 (n+1)번째 프레임의 액티브 구간 동안 출력되며 액티브 고정 패턴 잡음들과 픽셀 신호들을 포함하는 결합 신호들, 및 상기 저장 장치로부터 출력된 상기 제2기준 고정 패턴 잡음들에 기초하여 상기 결합 신호들로부터 상기 액티브 고정 패턴 잡음들을 제거한다.
fixed pattern noise, CIS

公开(公告)号：KR1020070089466A

公开(公告)日：2007-08-31

申请号：KR1020060019552

申请日：2006-02-28

Applicant: 삼성전자주식회사

Inventor： 이명수 ,  임수헌 ,  허진경 ,  김태찬 ,  한용인 ,  함석헌

IPC: H04N5/365

CPC classification number: H04N5/365 ,  H04N5/37452 ,  H04N5/37455

Abstract: A method and an apparatus capable of removing fixed pattern noise in a CMOS(Complementary Metal Oxide Semiconductor) image sensor are provided to remove active fixed pattern noise outputted from each column based on blank fixed pattern noise. A second reference fixed pattern noise is calculated based on first reference fixed pattern noise, operated during a vertical blank section of a (n-1)th frame and stored in a predetermined storage device, and blank fixed pattern noise outputted during a vertical blank section of an nth frame. The first reference fixed pattern noise stored in the predetermined storage device is updated by the second reference fixed pattern noise(S10). Active fixed pattern noise included in combining signals is removed based on the combining signals including the active fixed pattern noise and pixel signals and the second reference fixed pattern noise outputted from the storage device during an active section of an (n+1)th frame(S30).

Abstract translation: 提供了能够去除CMOS（互补金属氧化物半导体）图像传感器中的固定图案噪声的方法和装置，以基于空白固定图案噪声去除从每列输出的有源固定图案噪声。 基于在第（n-1）帧的垂直空白部分期间操作并存储在预定存储装置中的第一参考固定模式噪声和在垂直空白部分期间输出的空白固定模式噪声来计算第二参考固定模式噪声 的第n帧。 存储在预定存储装置中的第一参考固定模式噪声被第二参考固定模式噪声更新（S10）。 包括在组合信号中的主动固定模式噪声基于包括在第（n + 1）帧的有效部分期间从存储装置输出的有源固定模式噪声和像素信号以及第二参考固定模式噪声的组合信号被去除 S30）。

公开(公告)号：KR100744117B1

公开(公告)日：2007-08-01

申请号：KR1020050078046

申请日：2005-08-24

Applicant: 삼성전자주식회사

Inventor： 함석헌 ,  한건희

IPC: H04N5/355 ,  H04N5/378

CPC classification number: H03M1/58 ,  H03M1/123 ,  H03M1/56

Abstract: 손실이 없는 비선형 아날로그 게인 콘트롤러를 지닌 이미지 센서 및 제조 방법이 개시된다. 상기 이미지 센서에서는, 램프 신호 생성부의 비선형 아날로그 게인 콘트롤러가 제1 램프 생성기로부터의 교정된 제1 램프 신호와 상기 교정된 제1 램프 신호 진폭의 중간 전압을 기반으로, 상기 중간 전압 아래 및 위 레벨에 대한 폴딩 전류를 발생시키고, 이에 따라 제2 램프 생성기가 상기 폴딩 전류에 따라 제2 램프 신호를 생성하여 CDS 회로 어레이로 공급한다.

公开(公告)号：KR100505617B1

公开(公告)日：2005-09-26

申请号：KR1019980035239

申请日：1998-08-28

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H03K19/003 ,  H01L23/60 ,  H03K19/0175

Abstract: EMI를 줄일 수 있도록 최적화가 가능한 반도체 집적회로의 출력버퍼가 개시된다. 상기 출력버퍼는, 출력패드와, 출력신호를 받아 상기 출력패드를 구동하고 구동능력이 가변될 수 있는 출력 드라이버와, 상기 출력패드와 상기 출력 드라이버의 출력단 사이에 접속되고 저항의 크기가 가변될 수 있는 저항부, 및 상기 출력패드에 접속되고 커패시턴스의 크기가 가변될 수 있는 커패시터부를 구비하는 것을 특징으로한다. 상기 저항부는 복수개의 단위 저항들을 구비하고, 테스트시 상기 각 단위 저항 사이의 연결라인들을 선택적으로 절단하여 상기 저항의 크기가 가변될 수 있다. 상기 커패시터부는 복수개의 단위 커패시터들을 구비하고, 테스트시 전원전압, 상기 단위 커패시터, 상기 출력패드, 접지전압 간의 연결라인들을 선택적으로 절단하여 상기 커패시턴스의 크기가 가변될 수 있다. 상기 출력 드라이버는, 단위 출력 드라이버와, 게이트가 상기 단위 출력 드라이버의 게이트와 공통 접속되는 복수개의 정전기 방지 겸용 단위 출력 드라이버들을 구비하고, 테스트시 상기 각 정전기 방지 겸용 단위 출력 드라이버의 게이트에 접속되는 연결라인들을 선택적으로 절단하여 상기 구동능력이 가변될 수 있다.

公开(公告)号：KR100448085B1

公开(公告)日：2004-12-03

申请号：KR1019970019800

申请日：1997-05-21

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L23/28

Abstract: PURPOSE: A semiconductor device with reduced parasitic capacitance of a pad is provided to improve an input impedance characteristic when a high frequency signal is inputted/outputted in an analog integrated circuit by reducing parasitic capacitance formed between an input/output pad and a ground. CONSTITUTION: A field oxide layer(74), the first insulation layer(76), the first metal layer, an interlayer dielectric(78), the second metal layer(80), a passivation layer(82) and an input/output pad(84) are sequentially stacked on a semiconductor substrate(70) of the first conductivity type. The first metal layer is not formed under the input/output pad. An impurity region which is of the second conductivity type and is electrically floated is formed in the vicinity of the surface of the semiconductor substrate corresponding to the input/output pad.

公开(公告)号：KR100299680B1

公开(公告)日：2001-12-01

申请号：KR1019940025502

申请日：1994-10-06

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L21/00

Abstract: PURPOSE: A method for fabricating a semiconductor substrate for high bipolar transistor is provided to form simultaneously dopant density profiles of an epitaxial layer and a buried layer by using only an ion implantation method. CONSTITUTION: An oxide layer(31) is formed on a p type silicon substrate(300). A thickness of the oxide layer(31) is 5000 to 8000 angstrom. A photo-resist layer is coated on the oxide layer(31). A photo-resist layer pattern(32) is formed to pattern a buried region. The oxide layer(31) is removed from the buried region by using the photo-resist layer pattern(32). The photo-resist layer pattern(32) and the oxide layer(31) are removed. The n type dopant ions of high density are implanted on a whole surface of the above structure by using high energy of 2000KeV to 5000KeV. An annealing process of the silicon substrate(300) is performed.

公开(公告)号：KR1020010001883A

公开(公告)日：2001-01-05

申请号：KR1019990021371

申请日：1999-06-09

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

Abstract: PURPOSE: An electrostatic discharge protective circuit is provided with a silicon controlled rectifier having a low turn-on voltage and being free from concentration of current. CONSTITUTION: A silicon controlled rectifier in an electrostatic discharge(ESD) protective circuit includes a semiconductor substrate(50), the first well(52) of the first conductive type formed in the substrate(50), an impurity region(58) of the second conductive type formed on the surface of the first well(52), the second well(54) of the second conductive type joined to the first well(52), and another impurity region(60) of the first conductive type formed on the surface of the second well(54). Particularly, both impurity regions(58,60) are apart from the junction area(J) between both wells(52,54) to the first and second distances(a,b), respectively. Moreover, the first and second distances(a,b) are adjusted such that a punch-through phenomenon occurs around a voltage one and a half times as large as a power supply voltage.

Abstract translation: 目的：静电放电保护电路具有低导通电压并且不受电流集中的可控硅整流器。 构成：静电放电（ESD）保护电路中的可控硅整流器包括半导体衬底（50），形成在衬底（50）中的第一导电类型的第一阱（52），和 形成在第一阱（52）的表面上的第二导电类型，与第一阱（52）接合的第二导电类型的第二阱（54）以及形成在第一阱（52）上的第一导电类型的另一杂质区（60） 第二孔（54）的表面。 特别地，两个杂质区域（58,60）分别与两个阱（52,54）之间的接合区域（J）分别到第一和第二距离（a，b）。 此外，调整第一和第二距离（a，b），使得在电源电压的一倍以上的电压周围发生穿通现象。

公开(公告)号：KR1020000020191A

公开(公告)日：2000-04-15

申请号：KR1019980038681

申请日：1998-09-18

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L23/58

Abstract: PURPOSE: A semiconductor IC having power line and ground line for reducing EMI(electromagnetic intergerence) is provided to prevent interference against charge accumulation and the interference of current flow. CONSTITUTION: A semiconductor IC having power line and ground line for reducing EMI comprises chip surface(21) containing ICs, power lines(25) supplying source voltage to the IC, and ground lines(23) for grounding the ICs. The power lines and ground lines are formed along the edge of the chip surface. In the corner of the chip surface, the power lines and ground lines are formed in spherical shape. The ground lines are formed between the edge of the chip surface and the power lines, and the power lines are formed between the edge and the ground lines.

Abstract translation: 目的：提供具有用于降低EMI（电磁干扰）的电力线和地线的半导体IC，以防止电荷累积和电流干扰。 构成：具有用于降低EMI的电力线和接地线的半导体IC包括包含IC的芯片表面（21），向IC提供源电压的电力线（25）和用于使IC接地的接地线（23）。 电源线和接地线沿着芯片表面的边缘形成。 在芯片表面的角部，电源线和接地线形成为球形。 接地线形成在芯片表面的边缘和电源线之间，并且电源线形成在边缘和接地线之间。

公开(公告)号：KR100208977B1

公开(公告)日：1999-07-15

申请号：KR1019950015888

申请日：1995-06-15

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L29/70

CPC classification number: H01L29/66272 ,  H01L29/1004 ,  H01L29/7322

Abstract: 본 발명은 초고속 쌍극성 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 규소와 절연 물질로 각각 이루어진 이중 측벽이 형성되어 있는 쌍극성 트랜지스터 및 그 제조 방법에 관한 것이다. N
+ 매몰층 및 N 에피층을 차례로 형성되어 있는 P
- 반도체 기판에 절연 물질 및 P
+ 다결정 규소를 차례로 적층하고 패터닝하여, 활성 영역을 덮고 다른 인접 영역은 덮지 않도록 절연층 및 다결정 규소층을 형성한다. 절연 물질을 적층하고 절연층 및 다결정 규소층과 함께 식각하여 활성 영역에 제1 절연층, P
+ 베이스 다결정 규소층, 제2 절연층을 측면으로 하는 개구부를 형성한 다음, P
+ 다결정 규소를 적층하고 식각하여 상기 베이스 다결정 규소층과 접하며 상기 에피층을 드러내는 다결정 규소 측벽을 형성한다. 상기 다결정 규소 측벽 사이로 드러난 상기 에피층으로 P형의 불순물을 주입한 다음, 절연 물질을 적층하고 식각하여 상기 베이스 다결정 규소층 및 다결정 규소 측벽을 덮으며 상기 에피층을 드러내는 절연 측벽을 형성한다. 제2 절연층을 식각하여 컬렉터 접촉창을 만든 다음, N
+ 다결정 규소를 적층하고 패터닝하여 에미터 다결정 규소층 및 컬렉터 다결정 규소층을 형성한다. 마지막으로 확산 공정을 통하여 에미터 다결정 규소층, 다결정 규소 측벽으로부터 불순물이 에피층으로 확산되도록 하여 에미터 영역 및 베이스 영역을 형성한다. 이와 같이 본 발명에서는 베이스 다결정 규소층 아래로는 제1 절연층을 두고 단지 다결정 규소 측벽으로부터만 불순물이 에피층으로 확산되도록 하여 길이가 짧고 접합 정전 용량이 적은 베이스 영역을 형성할 수 있다.