公开(公告)号：KR1019990015633A

公开(公告)日：1999-03-05

申请号：KR1019970037860

申请日：1997-08-08

Applicant: 한국전자통신연구원

Inventor： 이상복 ,  주철원 ,  이덕형

IPC: H01L23/48

Abstract: 본 발명은 반도체 소자의 리드프레임에 관한 것으로, 특히 리드에 식별 번호가 색인된 반도체 소자의 리드프레임에 관한 것이다.
반도체 칩은 리드프레임의 다이패드에 접착제를 이용하여 장착되며 반도체 칩의 패드와 리드프레임의 리드는 자동 또는 수동 장치에 의해 와이어 본딩으로 연결된다. 그러나 수동 작업시 작업자가 칩의 패드와 본딩되는 리드의 위치를 하나씩 눈으로 식별하여야 하므로 작업의 비효율성뿐 아니라 작업자의 피로가 누적되어 오류를 범할 수 있다.
따라서 리드 프레임의 리드에 기준점으로 부터 번호와 같은 식별자를 색인하여 작업자가 필요한 리드를 쉽게 식별할 수 있도록 함으로써 작업의 효율 및 생산성을 향상시킬 수 있다.

公开(公告)号：KR1019980043234A

公开(公告)日：1998-09-05

申请号：KR1019960061027

申请日：1996-12-02

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 주철원 ,  박흥옥 ,  이상복

IPC: H01L21/28

Abstract: 본 발명은 반도체 제조공정에 있어서 금속배선에서 발생하는 전자이주(elcrtro-migration: EM) 현상에 의한 금속배선의 수명감소를 효과적으로 감소시킬 수 있는 방법에 관한 것이다. 본 발명에 따른 반도체 제조공정에서의 금속배선의 수명 증대방법은, 금속배선(1)의 상·하면 및 측면을 포함하는 전체면을 장벽금속(2a,2b,2c)으로 캡핑하는 과정을 포함하는 것을 특징으로 하며, 이때, 상기한 장벽금속(2a,2b,2c)의 캡핑과정은, 웨이퍼(3)상에 하부 장벽금속층(2a), 금속배선(1) 및 상부 장벽금속층(2b)을 증착시키는 단계와, 마스크를 사용하여 패턴을 형성하고, 상기한 웨이퍼(3)의 전체면을 장벽금속으로 증착하는 단계와, 에치백 공정을 수행하여 상기한 하부 장벽금속층(2a), 금속배선(1) 및 상부 장벽금속층(2b)의 측면에 측벽(2c)을 형성하는 단계를 포함한다. 상기한 본 발명에 따르면, 금속배선(1)의 상·하면 및 측면을 포함하는 전체면이 장벽금속(2a,2b,2c)으로 캡핑된 상태가 되어, 금속배선(1)의 측면에서 발생하는 전자이주현상은 상기한 측벽 장벽금속(2c)에 의해 효과적으로 감소됨으로써, 금속배선(1)의 수명을 대폭적으로 증대시킬 수 있게 된다.