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公开(公告)号：KR100460843B1
公开(公告)日：2004-12-09
申请号：KR1020030012352
申请日：2003-02-27
Applicant: 한국전자통신연구원
IPC: H04N7/167
CPC classification number: G09C5/00
Abstract: Provided are an apparatus and method for cryptographing and/or deciphering an image. The apparatus includes an image segmenting unit, a random image generating unit, a cryptographing unit, and a phase card generating unit. The image segmenting unit segments an input binary image into images. The random image generating unit generates as many random images as the segmented images. The cryptographing unit performs XOR operations on the segmented images and the random images on a one-to-one basis to produce as many cryptographed images as the segmented images. The phase card generating unit assigns phase values of pi and 0 to black and white pixels of the cryptographed images to generate phase cards corresponding to the cryptographed images.
Abstract translation: 提供了一种用于对图像进行加密和/或解密的装置和方法。 该装置包括图像分割单元，随机图像生成单元，加密单元和相位卡生成单元。 图像分割单元将输入的二值图像分割成图像。 随机图像生成单元生成与分割图像一样多的随机图像。 加密单元以一对一的方式对分割图像和随机图像执行异或运算以产生与分割图像一样多的密码图像。 阶段卡生成单元将pi和0的相位值分配给密码图像的黑白像素以生成对应于密码图像的相位卡。
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公开(公告)号：KR100348904B1
公开(公告)日：2002-08-14
申请号：KR1019990062394
申请日：1999-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/43
Abstract: 본발명은 155.520Mbps급 STM-1 디지털전송시스템용상용계측기에적용하여사용할수 있는의사랜덤수열발생기및 패턴송/수신기능을위한정합장치에관한것이다. 디지털전송시스템에서전송로상태나전송장비의상태를검사하기위한전송장비용계측기에는의사랜덤발생기능이기본적으로실장되는데본 발명에서는일반적인의사랜덤발생기에저속의범용프로세서와 STM-1 선로정합칩으로구성되는정합장치를제안함으로써, 의사랜덤수열발생을제어하고, 전송로로부터입력되는 STM-1 신호의유료부하(Payload) 데이터나오버헤드(Overhead) 데이터를선택적으로삽입/추출할수 있으며, 임의로원하는데이터를삽입하여송/수신할수 있다. 일반적으로 LFSR(Linear Feedback Shift Register)로구성되는의사랜덤발생기에본 발명을이용하면 STM-1급전송로에적용할수 있는 STM-1용전송계측장비의의사랜덤발생제어기능과 STM-1 신호발생및 송수신기능등 주요기능을경제적으로실현할수 있다.
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公开(公告)号：KR1020010064244A
公开(公告)日：2001-07-09
申请号：KR1019990062394
申请日：1999-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/43
CPC classification number: H04J3/1617 , H04J3/085
Abstract: PURPOSE: An interface device for counter of an STM(Synchronous Transfer Mode) transmission system is provided to use a universal processor and an STM-1 line interface chip to a pseudo random sequence generator. CONSTITUTION: An STM(Synchronous Transfer Mode)-1 line interface chip(11) separates payload and over head data from an STM-1 signal for outputting. The STM-1 line interface chip(11) generates various frame arranging signals. A pseudo random sequence generator(13) generates a pseudo random sequence according to applied clocks. An interface circuit(14) uses the frame arranging signals, and inserts/extracts the payload and the over head data from the STM-1 signal. A universal processor(12) controls the STM-1 line interface chip(11), the pseudo random sequence generator(13) and the interface circuit(14). The universal processor(12) changes a function of the interface circuit(14) and a pattern of the pseudo random sequence generator(13) according to input states of a user, and performs a control function for inserting/extracting data.
Abstract translation: 目的：提供STM（同步传输模式）传输系统的计数器的接口设备，以将通用处理器和STM-1线路接口芯片用于伪随机序列发生器。 构成：STM（同步传输模式）-1线路接口芯片（11）将有效载荷和头部数据与STM-1信号分离以进行输出。 STM-1线路接口芯片（11）产生各种帧排列信号。 伪随机序列发生器（13）根据应用的时钟产生伪随机序列。 接口电路（14）使用帧排列信号，并插入/提取来自STM-1信号的有效负载和过头数据。 通用处理器（12）控制STM-1线路接口芯片（11），伪随机序列发生器（13）和接口电路（14）。 通用处理器（12）根据用户的输入状态改变接口电路（14）的功能和伪随机序列发生器（13）的模式，并且执行用于插入/提取数据的控制功能。
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公开(公告)号：KR100164128B1
公开(公告)日：1998-12-15
申请号：KR1019950053944
申请日：1995-12-22
Applicant: 한국전자통신연구원
Inventor： 한종욱
IPC: G06F11/22
Abstract: 본 발명은 메모리 및 입/출력 장치등 여러개의 속도가 느린 외부주변 장치들을 사용할 때 다수의 대기 상태를 생성하는 장치에 관한 것으로서, 외부 주변 장치가 요구하는 대기 상태의 수를 설정하기 위한 입력 데이터를 출력하는 풀업/풀다운 스위칭 수단(11); 외부 주변 장치의 선택 신호를 논리곱하여 출력하는 논리곱 게이트 수단(12); 상기 풀업/풀다운 스위칭 수단(11)의 설정된 데이터를 입력받아 활성화된 선택 신호만의 대기 상태 생성에 필요한 데이터를 결정하여 출력하는 먹스(MUX) 수단(13); 상기 먹스(MUX) 수단(13)의 출력 데이터를 입력받아 초기값을 설정하여 주변 장치 선택신호가 입력될 때 카운트를 시작하여 카운트값을 출력하는 카운터 수단(14); 상기 카운터 수단(14)의 출력값을 부정논리합하여 출력하는 부정 논리합 게이트 수단(15); 상기 부정 논리합 게이트 수단(15)의 출력과 출력 Q를 논리합하여 출력하는 논리합 게이트 수단(16); 및 상기 논리합 게이트 수단(16)의 출력을 리셋 단자(_R)에 입력받고, 상기 논리곱 게이트 수단(12)의 출력을 입력 D에 입력받고, 상기 카운터 수단(14)의 케리(CARRY)단자의 출력을 입력받아 대기 상태 출력 신호를 출력하는 플립플롭 수단(17)을 구비하여 여러개의 저속의 외부 주변 장치를 사용할 때 요구되는 삽입할 대기 상태의 수가 많거나 다양한 경우에 발생할 수 있는 하드웨어적인 부담을 줄이고, 속도가 많이 차이가 나는 여러 주변 장치를 동시에 사용해도 원하는 만큼의 대기 상태를 자유로이 설정할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100152225B1
公开(公告)日：1998-10-15
申请号：KR1019950052297
申请日：1995-12-20
Applicant: 한국전자통신연구원
Inventor： 한종욱
IPC: G06F13/14
Abstract: 본 발명은 두개의 프로세서가 메모리를 공유하는 경우 공유 메모리에 대한 사용 권한을 하드웨어만으로 제어하는 장치에 관한 것으로서, 공유 메모리의 사용 여부를 감시하는 공유 메모리 사용 감시 수단(1), 공유 메모리를 사용하는 경우 대기 상태를 제어하는 대기 상태 제어 수단(2), 공유 메모리 사용 감시 수단과 대기 상태 제어 수단으로 부터 결과를 받아 공유 메모리 사용을 제어하는 공유 메모리 사용 제어 수단(3)을 구비하여 순수하게 하드웨어만으로 공유 메모리의 사용을 제어할 수 있으며, 슬레이브 프로세서의 상태에 관계없이 마스터 프로세서의 상태에 따라 모조건 정지시키는 방법에 비해 마스터 프로세서와 슬레이브 프로세서가 동시에 공유 메모리를 사용할 때만 슬레이브 프로세서를 정지시키는 것이 아니라 마스터 프로세서의 공유 � �모리 사용이 끝나기를 기다리게 만드는 방법을 사용함으로 훨씬 작업 효율이 높아지고, 두 개의 프로세서가 레지스터나 핸드 쉐이크 신호등을 통하여 데이타 교환등을 수행함으로서 공유 메모리 사용 권한을 제어하였던 종래의 방법에 비해 소프트웨어적인 부담이 전혀없는 효과가 있다.
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公开(公告)号：KR1019980050954A
公开(公告)日：1998-09-15
申请号：KR1019960069802
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H04K1/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
비트 평면 변환을 이용한 그레이(Gray) 레벨 영상 암호화 장치.
2. 발명이 해결하려고 하는 기술적 과제
2차원 영상을 이진수 값으로 표현되는 비트 평면으로 변환하는 방법을 사용하여 암호화하고자 함.
3. 발명의 해결방법의 요지
2차원 영상은 그레이(Gray) 레벨 형태를 지니므로 암호화 키인 이진수 값의 키 수열 데이타와 XOR(Exclusive OR)연산을 사용하여 암호화하는데는 문제가 있으므로 본 발명에서는 그레이 레벨 영상을 이진수 값을 갖는 비트 평면으로 변환하여 XOR연산으로 암호화하는 방법을 제안하였다. 구현 예를 위하여 광학 소자인 SLM(Spatial Light Modulator: 공간 광변조기)중 하나인 LCD(Liquid Crystal Device)를 사용하여 암호화 키 수열 데이타 및 2차원 영상의 비트 평면 영상을 2차원 광 신호로 표현하였고, 암호화 키 수열 데이타와 비트 평면 영상과의 XOR 연산을 위하여 입력 영상을 다중 생성하는 Lenslet 어레이를 사용하였다.
4. 발명의 중요한 용도
2차원 영상 저장장치와 영상정보를 사용하는 네트웍에 이용됨.-
公开(公告)号：KR1019970049634A
公开(公告)日：1997-07-29
申请号：KR1019950052297
申请日：1995-12-20
Applicant: 한국전자통신연구원
Inventor： 한종욱
IPC: G06F13/14
Abstract: 본 발명은 두개의 프로세서가 메모리를 공유하는 경우 공유 메모리에 대한 사용 권한을 하드웨어만으로 제어하는 장치에 관한 것으로서, 공유 메모리의 사용 여부를 감시하는 공유 메모리 사용 감시 수단(1), 공유 메모리를 사용하는 경우 대기 상태를 제어하는 대기 상태 제어 수단(2), 공유 메모리 사용 감시 수단과 대기 상태 제어 수단으로 부터 결과를 받아 공유 메모리 사용을 제어하는 공유 메모리 사용 제어 수단(3)을 구비하여 순수하게 하드웨어만으로 공유 메모리의 사용을 제어할 수 있으며, 슬레이브 프로세서의 상태에 관계없이 마스터 프로세서의 상태에 따라 모조건 정지시키는 방법에 비해 마스터 프로세서와 슬레이브 프로세서가 동시에 공유 메모리를 사용할 때만 슬레이브 프로세서를 정지시키는 것이 아니라 마스터 프로세서의 공유 모리 사용이 끝나기를 기다리게 만드는 방법을 사용함으로 훨씬 작업 효율이 높아지고, 두 개의 프로세서가 레지스터나 핸드 쉐이크 신호등을 통하여 데이타 교환등을 수행함으로서 공유 메모리 사용 권한을 제어하였던 종래의 방법에 비해 소프트웨어적인 부담이 전혀없는 효과가 있다.
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公开(公告)号：KR1019970002401B1
公开(公告)日：1997-03-05
申请号：KR1019940005783
申请日：1994-03-22
Applicant: 한국전자통신연구원
IPC: G06F11/08
Abstract: The error detecting/correcting device on a digital system bus has first and second error detecting and correcting circuits(22),(24) which are connected to each other via the address, data and control signal bus and are provided to detect errors if first and second digital systems(21),(25) send data together with the check bit of the data, by using the received data and the check bit and if any error is detected, to correct the error.
Abstract translation: 数字系统总线上的误差检测/校正装置具有通过地址，数据和控制信号总线相互连接的第一和第二错误检测和校正电路（22），（24），并且被提供以检测第一 和第二数字系统（21），（25）通过使用接收到的数据和检查位以及如果检测到任何错误来发送数据与数据的校验位一起来校正误差。
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