Abstract:
An RF signal coupling and dividing apparatus and a transmitting/receiving apparatus of a smart antenna system using the same are provided to perform accurate error correction by separating a transmission error correction path and a reception error correction path for correcting errors of a transmission/reception signal. An RF transmitting/receiving unit(20) processes a reception signal provided from an array antenna(10) into a baseband signal and outputs it, and processes an applied transmission baseband signal into a transmission signal and provides it to the array antenna(10). A baseband signal processing unit(30) receives the reception baseband signal and processes it, provides the transmission baseband signal to the RF transmitting/receiving unit(20), and controls the transmission baseband signal according to an applied transmission error correction signal. An error correcting unit(50) performs error correction on the transmission and reception signals, and outputs a corresponding reception error correction signal and transmission error correction signal. A signal coupling and dividing unit(40) couples the transmission signal outputted from the RF transmitting/receiving unit(20) and outputs it to the error correcting unit(50) through a transmission error correction path, and injects the reception error correction signal provided from the error correcting unit(50) to the reception signal through a reception error correction path.
Abstract:
본 발명은 주파수 분주기 구성에 대한 부담을 줄일 수 있으며 임의의 주기와 파형을 가지는 클럭과 신호를 동시에 여러가지 형태로 생성할 수 있는 메모리 소자를 이용한 프로그래밍이 가능한 주파수 분주기에 관한 것으로, 입력클럭을 원하는 만큼 분주할 수 있을뿐만 아니라 임의의 파형을 발생시킬 수 있으며 출력클럭의 분해능도 프로그램에 따라 입력 클럭의 주기만큼 정밀하게 설정할 수 있으며, 회로의 변경이 없는 상태에서도 클럭의 분주비를 가변시킬 수 있으며, 동시에 여러개의 분주 클럭을 얻을 수 있으며, 임의의 파형에 대한 출력도 회로의 변경이 없이 프로그래밍에 의해 간단히 얻을 수 있다. 그리고, 높은 주파수와 클럭을 분주하여 낮은 주파수의 클럭을 사용하는 통신장비의 등기회로 및 예측이 가능한 임의의 데이타 파형을 발생하기 위한 패턴 생성기 및 클럭 분주를 정밀하게 하고자하는 모든 기기에 사용이 가능하며, 특히 컴퓨터와 연동이 가능하여 프로세서를 장착한 장비에서는 하나의 회로로 여러개의 클럭을 발생시킬 수 있으며 프로그램에 의해 가변이 가능한 클럭 원으로써 사용이 가능한 효과가 있다.
Abstract:
본 발명은 핸덤한 NRZ(Non Return to Zero) 디지틀 신호를 전송하는데 있어 송신신호의 고주파 신호 성불을 억제하여 대역폭을 제한하고, 상호부호간섭과 지터가 없는 무조정 디지틀 방식의 대역제한 신호 정형회로에 관한것으로, 외부의 무작위 NRZ(Non Return to Zero) 데이타에서 번지를 발생하고 외부 클럭의 계수 오류를 방지하기 위한 제어 신호 및 번지 생성 수단(21), 상기 제어 신호 및 번지 생성 수단(21)으로 부터의 번지를 입력으로하여 정현파에 대한 디지틀 데이타를 출력으로 하는 룩업 테이블(22), 및 상기 룩업 테이블(22)로 부터의 정현파에 대한 디지틀 데이타를 입력으로 하여 정현파의 아날로그 신호와 특정 레벨의 DC 신호를 출력하도록 하는 D/A변환수단(23)을 구비하는 것을 특징으로 한다.
Abstract:
The signal generator providing the band limited jitter free signal by excluding the mutual interference in low speed random digital signal transmission comprises a control signal generator (1) generating the control signal by comparing the NRZ digital input data string with the previous data string; a signal generator (3) providing DC signal which corresponds to the AC output signal of the control signal generator (1); an output selector (2) having four bidirectional analog switches to select one of the signals from the control signal generator (1) and the signal generator (3).
Abstract:
The apparatus for testing and analysing the transmission state of the first multiplication section accepting the European transmission signal (EI signal : 1.248 Mbps) includes a line matching means (20) converting the line signal to the digital data and connected to a data and signal bus (50), a signal processor (30) comparing the bus data to the reference and generating the data pattern, and an IO means (40) setting, displaying, and recording the function data and testing time.
Abstract:
본 발명은 무작위 입력신호의 샘플링 시점을 추출하는 클럭을 생성하는 클럭추출회로 및 방법에 관한 것이다. 본 발명은, 입력데이타의 천이를 검출한후, 계수기로 위상값을 계산하여 데이타클럭 생성분주기와의 위상차를 판단한 후, 그 차에 따라서 데이타샘플링클럭의 시점을 지연 또는 전진시켜주므로써 입력데이타를 중앙에서 샘플링할수 있게 한 클럭추출회로 및 방법을 제공하는데, 이에 따라 본 발명은, 마스터 클럭보다 작은 노이즈는 에지검출부(1)에서 미리 걸려지고 설사 마스터 클럭보다 큰 노이즈가 발생하더라고 클럭분주기가 샘플링 시점을 현재 위치에서 T/64만큼만 바꾸므로 샘플링 시점을 잃어버리거나 데이타의 삽입 또는 분실할 가능성이 거의 없으며, 일단 록킹(Locking)이 이루어지면 입력데이타의 강한 흔들림 현상에도 샘플링 시점을 놓치지 않고 데이타 클럭을 복구하여 내는 효과가 있다.
Abstract:
본 발명은 특정한 고유(ID)정보 또는 동기정보를 미리 정해진 키 값을 이용하여 랜덤한 패턴으로 변환하여 통신을 하고, ID정보와 동기정보를 동시에 인식하여 특정한 그룹간에만 통신이 가능하도록 하는데 목적이 있다. 본 발명은, 송신측 회로는 특정한 ID정보를 약속된 키 값과 연산하여 ID를 스크램블하고 여러번 반복하여 동기정보로 사용하는 부분으로 구성되고, 수신측 회로는 약속된 패턴길이 만큼 데이터를 보관한후 약속된 키 값과 연산하여 메이저리 조직(Majority Logic)을 이용하여 채널상에서 발생한 오류를 정정하고 동일한 ID값이 여러번 반복되었는지를 검사하여 ID정보와 동기정보를 인식하는 부분으로 구성된다.