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公开(公告)号：CN110828325B
公开(公告)日：2025-04-08
申请号：CN201910549829.X
申请日：2019-06-24
Applicant: 三星电子株式会社
IPC: H01L21/603
Abstract: 提供了一种晶片键合设备和一种晶片键合系统。所述晶片键合设备包括：下卡盘，所述下卡盘用于在所述下卡盘的周缘部分处固定下晶片；上卡盘，所述上卡盘用于固定上晶片；键合引发器，所述键合引发器用于对所述上晶片的中心部分加压，直到所述上晶片的所述中心部分触及所述下晶片的中心部分，由此通过使所述上晶片变形来引发所述上晶片与所述下晶片的键合过程；以及键合控制器，所述键合控制器用于控制所述上晶片的周缘部分与所述下晶片的周缘部分之间的键合速度，使得在所述上晶片的周缘部分和所述下晶片的周缘部分键合之前，所述上晶片的弹性形变被释放。
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公开(公告)号：CN119451114A
公开(公告)日：2025-02-14
申请号：CN202410287743.5
申请日：2024-03-13
Applicant: 三星电子株式会社
Abstract: 本公开涉及三维(3D)半导体存储器件和包括其的电子系统。示例3D半导体存储器件包括：外围电路结构，所述外围电路结构位于外围基板上；堆叠结构，所述堆叠结构包括堆叠在所述外围电路结构上的多个栅电极；n掺杂图案，所述n掺杂图案位于所述堆叠结构上；竖直结构，所述竖直结构穿过所述堆叠结构延伸到所述n掺杂图案中；p掺杂图案，所述p掺杂图案位于所述n掺杂图案上；以及未掺杂图案，所述未掺杂图案位于所述n掺杂图案和所述p掺杂图案之间。所述p掺杂图案包括：p掺杂水平图案，所述p掺杂水平图案位于所述未掺杂图案上；以及p掺杂竖直图案，所述p掺杂竖直图案延伸穿过所述未掺杂图案和所述n掺杂图案并且与所述竖直结构接触。
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公开(公告)号：CN111326523B
公开(公告)日：2024-04-05
申请号：CN201910851232.0
申请日：2019-09-10
Applicant: 三星电子株式会社
Abstract: 本发明提供一种三维半导体存储器件，该三维半导体存储器件包括：堆叠结构，设置在衬底上并包括下部堆叠结构和上部堆叠结构；第一隔离沟槽和第二隔离沟槽，限定堆叠结构，在第一方向上延伸，并且在第二方向上彼此间隔开；中间隔离沟槽，穿透第一隔离沟槽和第二隔离沟槽之间的上部堆叠结构，并在第一方向上延伸；以及水平隔离图案，连接到中间隔离沟槽并在第二方向上划分上部堆叠结构。水平隔离图案包括水平隔离部，每个水平隔离部在第一方向上延伸，并且在第二方向或与第二方向相反的方向上从中间隔离沟槽的延长线偏移。
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公开(公告)号：CN117746948A
公开(公告)日：2024-03-22
申请号：CN202311204582.0
申请日：2023-09-18
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体器件和包括该半导体器件的电子系统，该半导体器件包括：外围电路结构，包括多个电路区；单元阵列结构，包括一对存储单元块，所述一对存储单元块在第一方向上与外围电路结构重叠，并且在垂直于第一方向的第二方向上间隔开，外围电路连接区在其间，其中所述多个电路区中的第一电路区在第一方向上与外围电路连接区重叠；以及至少一个接触插塞，从外围电路连接区在第一方向上延伸，并且包括第一端部和第二端部，第一端部配置为连接到包括在第一电路区中的至少一个电路并且面对第一电路区，第二端部配置为连接到外部连接端子。
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公开(公告)号：CN117202663A
公开(公告)日：2023-12-08
申请号：CN202310636728.2
申请日：2023-05-31
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：第一衬底结构，包括板层、堆叠在板层上的栅电极、穿透栅电极的沟道结构、以及沟道结构上的第一接合金属层；以及第二衬底结构，连接到第一衬底结构，并且包括具有有源区的衬底、在衬底中限定有源区的器件隔离层、衬底的一个表面上的电路器件、以及连接到第一接合金属层的第二接合金属层，器件隔离层包括具有不同高度的第一器件隔离层和第二器件隔离层，并且有源区包括通过第一器件隔离层间隔开并通过衬底彼此连接的第一有源区、以及通过第二器件隔离层与第一有源区分开的第二有源区。
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Patent Agency Ranking
公开(公告)号：CN110400806B
公开(公告)日：2023-11-10
申请号：CN201910256137.6
申请日：2019-04-01
Applicant: 三星电子株式会社
Inventor： 金俊亨
Abstract: 提供了一种垂直存储器装置。该垂直存储器装置包括：第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，第一栅电极被布置为具有包括台阶的阶梯形状，台阶的在基本平行于基底的下表面的第二方向上的延伸长度从最上层级朝向最下层级逐渐增大；第二栅电极，在第一方向上在第一栅电极下方彼此间隔开，第二栅电极被布置为具有包括台阶的阶梯形状，台阶的在第二方向上的延伸长度从最上层级朝向最下层级逐渐减小；以及沟道，在第一方向上延伸穿过第一栅电极和第二栅电极。
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公开(公告)号：CN111856955B
公开(公告)日：2023-09-05
申请号：CN202010705135.3
申请日：2014-09-04
Applicant: 三星电子株式会社
IPC: G05B15/02 , G05B19/418
Abstract: 本公开提供了用于控制用于智能家居服务的装置的方法和设备。方法包括：从注册至智能家居服务的装置中将用于同时接收至少一个命令的装置分组到用于每个模式的组；生成用于每个模式的模式配置信息，其包括用于该模式的分组的装置和用于该模式的至少一个命令；将用于每个模式的模式配置信息传输至注册的装置；选择模式配置信息已经针对其被生成的每个模式中的一个；以及将用于激活所选模式的模式激活请求传输至注册的装置。
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公开(公告)号：CN115802756A
公开(公告)日：2023-03-14
申请号：CN202211103351.6
申请日：2022-09-09
Applicant: 三星电子株式会社
IPC: H10B43/10 , H10B43/35 , H10B43/40 , H10B43/50 , H10B43/27 , H10B41/10 , H10B41/35 , H10B41/41 , H10B41/50 , H10B41/27
Abstract: 本发明提供一种半导体器件以及包括该半导体器件的数据存储系统。该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有间隙；以及堆叠结构，在板图案上并包括第一堆叠区域和第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。
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公开(公告)号：CN115472624A
公开(公告)日：2022-12-13
申请号：CN202210646048.4
申请日：2022-06-08
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/1157
Abstract: 提供了半导体装置以及包括所述半导体装置的数据存储系统。可以提供所述半导体装置，所述半导体装置包括：板层；图案结构，所述图案结构位于所述板层上；上图案层，所述上图案层位于所述图案结构上；上结构，所述上结构包括堆叠结构和覆盖所述堆叠结构的至少一部分的覆盖绝缘结构，所述堆叠结构包括交替堆叠在彼此上的层间绝缘层和栅极层；以及分隔结构和垂直存储结构，所述分隔结构和所述垂直存储结构穿透所述上结构、所述上图案层和所述图案结构，并且延伸到所述板层中。
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