公开(公告)号：KR100194683B1

公开(公告)日：1999-06-15

申请号：KR1019960024423

申请日：1996-06-27

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

Abstract: 본 발명은 반도체 장치의 보호 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 보호 소자 및 그 제조 방법에 관한 것이다. 보호 소자로 사용되는 수직형 npn 쌍극성 트랜지스터의 베이스 영역과 컬렉터 영역의 접합 부근의 컬렉터 영역에 180keV 이상의 주입 에너지로 n형 이온을 주입하여 농도를 높게 한다. 이와 같이 하면 이미터 영역과 컬렉터 영역 사이의 거리를 가깝게 하면, 보호 소자의 턴온 전압을 낮출 수 있다.

公开(公告)号：KR100192952B1

公开(公告)日：1999-06-15

申请号：KR1019960056626

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

Abstract: 반도체 장치의 정전기 보호소자에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 P형 웰과, 상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역과, 상기 제1 N+영역에 연결된 저항과, 상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 Vss단자와 연결된 제2 N+ 영역과, 상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트는 P+웰콘택과 함께 Vss단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자를 제공한다. 본 발명의 반도체 장치의 정전기 보호소자에 의하면, 종래에 정전기 방전수준을 떨어뜨렸던 전류 밀집 현상을 방지할 수 있다.

公开(公告)号：KR100188135B1

公开(公告)日：1999-06-01

申请号：KR1019960024426

申请日：1996-06-27

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/085

CPC classification number: H01L27/027 ,  H01L27/0288

公开(公告)号：KR100188085B1

公开(公告)日：1999-06-01

申请号：KR1019950015889

申请日：1995-06-15

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L21/331 ,  H01L29/73

CPC classification number: H01L29/66272 ,  H01L29/7322

Abstract: 본 발명은 초고속 쌍극성 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 규소와 절연 물질로 이중 측벽을 형성하고 다결정 규소 측벽을 만들 때 남긴 다결정 규소를 산화하여 진성 베이스 영역을 형성하는 쌍극성 트랜지스터의 제조 방법에 관한 것이다. N
+ 매몰층 및 N 에피층을 차례로 형성되어 있는 P
- 반도체 기판에 절연 물질 및 P
+ 다결정 규소를 차례로 적층하고 패터닝하여, 활성 영역을 덮고 다른 인접 영역은 덮지 않도록 절연층 및 다결정 규소층을 형성한다. 절연 물질을 적층하고 절연층 및 다결정 규소층과 함께 식각하여 활성 영역에 제1 절연층, P
+ 베이스 다결정 규소층, 제2 절연층을 측면으로 하는 개구부를 형성한 다음, P
+ 다결정 규소를 적층하고 식각하여 베이스 다결정 규소층과 접하며 에피층 위에 얇은 다결정 규소막을 남기면서 다결정 규소 측벽을 형성한다. 다결정 규소 측벽 사이에 남아 있는 얇은 다결정 규소막을 열산화시켜 내부에 들어 있는 불순물을 에피층으로 편석시켜 진성 베이스 영역을 형성한 다음, 절연 물질을 적층하고 식각하여 상기 베이스 다결정 규소층 및 다결정 규소 측벽을 덮으며 상기 에피층을 드러내는 절연 측벽을 형성한다. 제2 절연층을 식각하여 컬렉터 접촉창을 만든 다음, N
+ 다결정 규소를 적층하고 패터닝하여 에미터 다결정 규소층 및 컬렉터 다결정 규소층을 형성한다.
마지막으로 확산 공정을 통하여 에미터 다결정 규소층, 다결정 규소 측벽으로부터 불순물이 에피층으로 확산되도록 하여 에미터 영역 및 베이스 영역을 형성한다.
이와 같이 본 발명에서는 베이스 다결정 규소층 아래로는 제1 절연층을 두고 단지 다결정 규소 측벽으로부터만 불순물이 에피층으로 확산되도록 하여 길이가 짧고 접합 정전 용량이 작은 외성 베이스 영역을 형성하고 P
+ 다결정 규소 측벽 사이에 존재하는 얇은 P
+ 다결정 규소막을 열산화시켜 베이스 폭이 작은 진성 베이스 영역을 형성할 수 있다.

公开(公告)号：KR100164496B1

公开(公告)日：1998-12-15

申请号：KR1019950046231

申请日：1995-12-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/10

CPC classification number: H01L27/0266

Abstract: 본 발명은 반도체장치의 정전기보호소자에 관한 것으로서, 그 구성은 드레인에 가해지는 제1전원전압원(V
out )과 소오스에 가해지는 제2전원전압원(V
SS )사이에 있는 내부회로의 입출력단에 접속된 사다리구조를 갖되, 상기 내부회로의 입출력단에 접속되어 있고, 그리고 웰콘택부(26)와 소오스콘택부(24)사이의 거리차가 가장 큰 위치에 있는 드레인콘택부(20)와 게이트(12)와의 간격(A
width )이 다른 위치에 있는 드레인콘택부와 게이트와의 간격(Bwidth)보다 크게 한 구조를 갖는다. 상술한 본 발명의 정전기보호소자에 의하면, N채널 MOS소자에 있어서 웰콘택부와 소오스콘택부사이의 거리차가 가장 큰 위치에 있는 드레인콘택부와 게이트와의 간격을 다른 위치에 있는 드레인콘택부와 게이트와의 간격보다 크게 하여서, 트리거전압 또는 트리거전류에 하등의 변화를 주지않고 과전류에 기인하여서 발생되는 드레인전압만을 증가되게 한다. 그 결과, 웰콘택부와 소오스콘택부사이의 거리차가 가장 큰 위치에 있는 드레인접합부에 전류가 집중적으로 축적되지 않고 다른 드레인접합부에도 병렬로 흐르기 때문에, 상기 드레인접합부의 전류밀집현상을 방지할 수 있는 효과가 있다.

公开(公告)号：KR1019980033872A

公开(公告)日：1998-08-05

申请号：KR1019960051681

申请日：1996-11-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/06

Abstract: 본 발명은 정전기로부터 반도체 장치의 내부 회로를 보호하는 정전기 보호 소자의 레이아웃을 최소화할 수 있는 정전기 보호 소자에 관한 것으로, 입출력 패드와 제 1 전원 전압원(Vss)의 사이에는 제 1 n+/P 웰 다이오드가 접속되고, 상기 입출력 패드와 제 2 전원 전압원(Vdd)의 사이에는 p+/N 웰 다이오드가 접속되며, 상기 제 1 전원 전압원(Vss)과 제 2 전원 전압원(Vdd)의 사이에는 제 2 n+/P 웰 다이오드가 접속된 구조를 갖는 정전기 보호 소자에 있어서, 상기 정전기 보호 소자는, 하나의 N 웰 및 P 웰내에 상기 제 1 n+/P 웰 다이오드 및 p+/N 웰 다이오드, 그리고 제 2 n+/P 웰 다이오드가 형성되는 것을 특징으로 한다. 이와 같은 장치에 의해서, 하나의 N 웰과 P 웰 영역만을 이용하여 정전기 보호 소자를 형성할 수 있고, 따라서, 정전기 보호 소자의 레이아웃을 단순화할 수 있으며, 또한 정전기 보호 소자의 면적을 최소화할 수 있다.

公开(公告)号：KR1019980006260A

公开(公告)日：1998-03-30

申请号：KR1019960024426

申请日：1996-06-27

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/085

公开(公告)号：KR1019970072384A

公开(公告)日：1997-11-07

申请号：KR1019960011912

申请日：1996-04-19

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/04

Abstract: 본 발명은 C-모스 회로의 N-모스 트랜지스터 소자를 이용한 정전기 보호 회로 및 소자에 관한 것으로, 특히, 면적을 차지하는 비율이 적고, 고속 회로에 사용가능하며, 주파수 대역을 줄이지 않는 정전기 보호 회로 및 소자에 관한 것이다.
본 발명은 정전기 보호 회로에 있어서, 정전기 보호 회로에 있어서, 패드와 내부 회로 사이의 노드에 게이트와 제1전류 전극이 연결되며, 접지에 제2전류 전극이 연결된 모스 트랜지스터; 상기 노드와 접지 사이에 역방향으로 연결된 다이오드; 상기 노드와 다이오드 사이에 연결된 제1저항; 및 상기 모드 트랜지스터의 제1전류 전극과 상기 노드 사이에 연결된 제2저항을 구비함을 특징으로 한다.
정전기 보호 소자에 있어서, 제1전도형의 반도체 기판; 상기 기판의 표면 근방에 형성된 제1전도형의 웰; 상기 웰 상부에 형성된 필드 산화막; 상기 웰의 표면 근방에 고농도로 불순물이 주입/형성된 제1전도형 불순물 영역; 상기 웰의 표면 근방에 형성된 모스 트랜지스터의 제2전도형 소오스 영역; 상기 불순물 영역에 형성된 다이오드의 에노우드 영역; 및 상기 불순물 영역과 상기 웰에 형성된 다이오드의 캐소드 영역 겸 모스 트랜지스터의 드레인 영역을 포함하여 이루어진다.

公开(公告)号：KR1019970055319A

公开(公告)日：1997-07-31

申请号：KR1019950046232

申请日：1995-12-02

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L27/10

Abstract: 본 발명은 반도체장치의 정전기보호소자에 관한 것으로서, 그 구성은 제1전원전압원(V
DD )과 제2전원전압원(V
SS )사이에 있는 내부회로(24)의 입출력단에 접속되는 사다리구조를 갖고, 그리고 상기 입출력단에 드레인(40)이 접속되고, 게이트 (42)가 병렬로 배치되어 있으며, 그리고 상기 게이트(42)사이에 상기 드레인(40)이 배치되어 있는 N채널 MOS 소자(20)와; 상기 사다리구조의 외부에 형성되어 있는 제1웰콘택부(46)와; 반도체 기판과 상기 게이트(42)가 공통적으로 접속되어 있고 그리고 상기 사다리구조의 중앙에 위치하는 제2웰콘택부(47)를 포함한다. 본 발명의 정전기보호소자는 MOS 소자의 게이트 및 소오스를 접지시키지 않고 저항을 통하여 접지되게 하여, 웰콘택부에서 멀리 떨어진 소오스에서 발생되는 전류밀집현상을 방지할 수 있다. 그러므로, 정전기보호성능을 향상시킬 수 있다.

公开(公告)号：KR1019970052994A

公开(公告)日：1997-07-29

申请号：KR1019950067573

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 함석헌

IPC: H01L21/328

Abstract: 본 발명은 NPN 바이폴라 트랜지스터를 백엔드 공정에서 형성하여 종래와 같은 매몰층, 싱크영역 및 에피택셜층을 위한 별도의 공정이 완전히 배재함으로써, 이를 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 특성을 최적화할 수 있으며, 생산성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
본 발명의 NPN 트랜지스터의 제조방법은 P형 실리콘 기판상에 형성된 제1절연막과, 상기 절연막에 형성된N
+ 폴리실리콘막과, 상기 N
+ 폴리실리콘막상에 형성된 N
- 폴리실리콘막과, N
- 폴리실리콘막에 형성된 P
- 형 진성 베이스 영역과 P
- 형 진성 베이스 영역양측에 인접하여 형성된 P
+ 형 외인성 베이스 영역으로 된 베이스 영역과, 상기 진성 베이스 영역내에 형성된 P
+ 형 에미터 영역과, 베이스 영역 및 콜렉터 콘택을 제외한 N
+ 폴리실리콘막상에 형성된 제2절연막과, 상기 절연막상에 형성된 P
+ 폴리실리콘막과, P
+ 폴리실리콘막을 포함한 제2절연막상에 형성된 에미터 식각창 및 콜렉터 콘택을 갖는 제3절연막과, 에미터 식각창의 측벽에 형성된 스페이서와, 에미터 식각창에서 에미터 영역과 콘택되는 N
+ 폴리실리콘막과 콜렉터 콘택에서 N
- 폴리실 콘막과 콘택되는 N
+ 폴리실리콘막을 포함한다.