公开(公告)号：WO2003036723A3

公开(公告)日：2003-05-01

申请号：PCT/EP2002/009705

申请日：2002-08-30

Applicant: INFINEON TECHNOLOGIES AG ,  BOECK, Josef ,  MEISTER, Thomas ,  SCHAEFER, Herbert ,  STENGL, Reinhard

Inventor： BOECK, Josef ,  MEISTER, Thomas ,  SCHAEFER, Herbert ,  STENGL, Reinhard

IPC: H01L27/06

Abstract: Eine Halbleiterstruktur umfasst ein Substrat (10), eine Isolierschicht (14), die an einer Oberfläche (12) des Substrats (10) angeordnet ist, eine Bauelementschicht (18), die an einer von dem Substrat (10) abgewandten Oberfläche (16) der Isolierschicht (14) angeordnet ist, ein Halbleiter-Bauelement (30a, 30b), das in der Bauelementschicht (18) angeordnet ist, und einen Bereich zur kapazitiven Entkopplung des Halbleiter-Bauelements (30a, 30b) von dem Substrat (10), der durch eine in einem an die Isolierschicht (14) angrenzenden Bereich des Substrats (10) gebildete Raumladungszone (96) gebildet ist.

公开(公告)号：WO1998007184A1

公开(公告)日：1998-02-19

申请号：PCT/DE1997001408

申请日：1997-07-03

Applicant: SIEMENS AKTIENGESELLSCHAFT ,  SCHÄFER, Herbert ,  FRANOSCH, Martin ,  STENGL, Reinhard ,  LEHMANN, Volker ,  REISINGER, Hans ,  WENDT, Hermann

Inventor： SIEMENS AKTIENGESELLSCHAFT

IPC: H01L21/033

CPC classification number: H01L28/92 ,  Y10S438/947

Abstract: In order to manufacture a capacitor, suitable in particular for DRAM arrangements, column-like structures (91) which form an electrode of the capacitor are etched by using a statistic mask produced by Si/Ge nucleation, without any lithographic steps, followed by selective epitaxy. Structures with less than 100 nm can be produced in the statistic mask, and surface increasing factors of up to 60 are thus achieved.

Abstract translation: 用于制造电容器，这是特别适合于DRAM器件，柱结构（91）的使用统计掩模，其不经硅/锗和随后的选择性外延，蚀刻的平版印刷步骤的成核生成得到，形成电容器的电极 ， 在统计掩模图案的尺寸可以小于100nm来实现。 因此表面的放大倍数可以实现最多到第60位

公开(公告)号：WO1998006138A1

公开(公告)日：1998-02-12

申请号：PCT/DE1997001431

申请日：1997-07-08

Applicant: SIEMENS AKTIENGESELLSCHAFT ,  REISINGER, Hans ,  STENGL, Reinhard ,  GRÜNING, Ulrike ,  WENDT, Hermann ,  WILLER, Josef ,  LEHMANN, Volker ,  FRANOSCH, Martin ,  SCHÄFER, Herbert ,  KRAUTSCHNEIDER, Wolfgang ,  HOFMANN, Franz

Inventor： SIEMENS AKTIENGESELLSCHAFT

IPC: H01L29/792

CPC classification number: H01L29/792 ,  H01L29/511

Abstract: The invention concerns a non-volatile storage cell having a MOS transistor which, as gate dielectric, comprises a triple dielectric layer (5) consisting of a first silicon oxide layer (51), a silicon nitride layer (52) and a second silicon oxide layer (53). The MOS transistor gate electrode comprises p -doped silicon such that, when a negative voltage is applied to the gate electrode, holes tunnel predominantly from the channel area (4) through the first silicon oxide layer (51) and into the silicon nitride layer (52).

Abstract translation: 一种非易失性存储器单元包括具有作为栅极电介质的MOS晶体管，其具有第一氧化硅层（51）的电介质三层（5），氮化硅层（52）和第二氧化硅层（53）。 主要掺杂的硅，以使得在通过在硅氮化物层的第一氧化硅层（51）施加负电压，以从沟道区域（4）的孔的栅电极（52）隧道 - 所述MOS晶体管的栅电极包括P <+>。

公开(公告)号：WO2004095584A1

公开(公告)日：2004-11-04

申请号：PCT/EP2004/050335

申请日：2004-03-19

Applicant: INFINEON TECHNOLOGIES AG ,  BÖCK, Josef ,  MEISTER, Thomas ,  STENGL, Reinhard ,  SCHÄFER, Herbert

Inventor： BÖCK, Josef ,  MEISTER, Thomas ,  STENGL, Reinhard ,  SCHÄFER, Herbert

IPC: H01L29/417

CPC classification number: H01L29/66272 ,  H01L29/0821 ,  H01L29/41708 ,  H01L29/732

Abstract: Die Erfindung betrifft einen Hochfrequenz-Bipolartransistor (1), bestehend aus zumindest einem Emitterkontakt (2), der an einen Emitteranschlussbereich (3) angrenzt, einem Basiskontakt (4), der an einem Basisanschlussbereich (5) angrenzt, einem Kollektorkontakt (6), der an einen Kollektoranschlussbereich (7) angrenzt, wobei als Kollektoranschlussbereich eine vergrabene Schicht (7) vorgesehen ist, die den Kollektorkontakt (6) mit einem Kollektorgebiet (14) verbindet. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung solch eines (15) Hochfrequenz-Bipolartransistors (1). Die Erfindung zeichnet sich dadurch aus, dass eine Silizidregion (8) auf der vergrabenen Schicht (7) vorgesehen ist, die den Kollektorkontakt (6) niederohmig an das Kollektorgebiet (14) anschliesst.

Abstract translation: 本发明涉及一种高频双极晶体管（1）由至少一个发射极接触（2），其邻近于发射极端子区的（3），一个基极接触（4），其是邻近于基体终端区域（5），一个集电极接触（6）， 集电极端子区域（7）相邻，其中的隐埋层（7）被作为连接集电极接触（6），其具有集电区（14）的集电极连接区提供。 此外，本发明涉及一种用于制造这样的（15）的高频双极晶体管（1）的方法。 本发明的特征在于，所述掩埋层（7）上形成硅化物区域（8）被提供时，集电极接触（6）具有低阻抗到集电极区域（14）邻接。

公开(公告)号：WO2003036724A2

公开(公告)日：2003-05-01

申请号：PCT/EP2002/009703

申请日：2002-08-30

Applicant: INFINEON TECHNOLOGIES AG ,  BOECK, Josef ,  MEISTER, Thomas ,  SCHAEFER, Herbert ,  STENGL, Reinhard

Inventor： BOECK, Josef ,  MEISTER, Thomas ,  SCHAEFER, Herbert ,  STENGL, Reinhard

IPC: H01L27/082

CPC classification number: H01L21/84 ,  H01L21/76264 ,  H01L27/1203

Abstract: Eine Halbleiterstruktur umfasst ein Substrat (10), eine Baulementschicht (18), die an einer Oberfläche (12) des Substrats (10) angeordnet ist, einen Bipolar-Transistor (30a) und ein Halbleiter-Bauelement (30b), die in der Bauelementschicht (18) angeordnet sind, und einen Isolierbereich (60, 62, 64, 66, 68), der an den Bipolar-Transistor (30a) und das Halbleiter-Bauelement (30b) angrenzt, einen Zwischenraum (102) zwischen dem Bipolar-Transistor (30a) und dem Halbleiter-Bauelement (30b) vollständig einnimmt und ein elektrisch isolierendes Material aufweist.

Abstract translation: 半导体结构包括衬底（10），设置在衬底（10）的表面（12）上的器件层（18），双极晶体管（30a）和半导体 设置在器件层（18）中的器件（30b）和与双极晶体管（30a）和半导体器件（30b）相邻的隔离区（60,62,64,66,68） 完全占据双极晶体管（30a）和半导体器件（30b）之间的间隙（102）并且具有电绝缘材料。

公开(公告)号：WO2002061843A1

公开(公告)日：2002-08-08

申请号：PCT/EP2002/001125

申请日：2002-02-04

Applicant: INFINEON TECHNOLOGIES AG ,  FRANOSCH, Martin ,  MEISTER, Thomas ,  SCHAEFER, Herbert ,  STENGL, Reinhard

Inventor： FRANOSCH, Martin ,  MEISTER, Thomas ,  SCHAEFER, Herbert ,  STENGL, Reinhard

IPC: H01L29/737

CPC classification number: H01L29/66242 ,  H01L29/7378

Abstract: Durch das erfindungsgemässe Verfahren kann ein Bipolartransistor mit niedrigem Basisanschlusswiderstand, geringer Defektdichte und verbesserter Skalierbarkeit hergestellt werden. Unter Skalierbarkeit ist hierbei sowohl die laterale Skalierung des Emitterfensters als auch die vertikale Skalierung der Basisweite (niedriges Temperaturbudget) zu verstehen. Das Temperaturbudget kann im Basisbereich niedrig gehalten werden, da keine Implantationen notwendig sind, um den Basisanschlusswiderstand zu verringern. Weiterhin werden die mit den Punkt-Defekten in Zusammenhang stehenden Schwierigkeiten weitgehend vermieden.

Abstract translation: 本发明的方法中，具有低基极的接触电阻的双极晶体管，低缺陷密度和改进的可扩展性可以被生产。 可扩展性是在此应理解（低温预算）二者的发射极窗口的横向缩放和基部宽度的垂直缩放。 温度预算可以在底部区域保持在较低水平，因为没有注入需要减小基极连接电阻。 此外，与点缺陷相关的问题在很大程度上避免。

公开(公告)号：WO0002249A3

公开(公告)日：2000-03-16

申请号：PCT/DE9901934

申请日：1999-07-01

Applicant: SIEMENS AG ,  STENGL REINHARD ,  FRANOSCH MARTIN ,  SCHAEFER HERBERT ,  LEHMANN VOLKER ,  REISINGER HANS ,  WENDT HERMANN

Inventor： STENGL REINHARD ,  FRANOSCH MARTIN ,  SCHAEFER HERBERT ,  LEHMANN VOLKER ,  REISINGER HANS ,  WENDT HERMANN

IPC: H01L21/822 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/108 ,  H01L29/04

CPC classification number: H01L27/10844 ,  H01L27/10805 ,  H01L29/045

Abstract: The inventive integrated circuit comprises at least one first component with a structure to which defects may be adjacent and a second component with at least one p-n junction (Ü'), said components being situated next to each other in a substrate (1) whose defects extend in a defect plane (d) at least in sections. The crystal orientation of the substrate (1) in relation to the first component and the second component is chosen with the aim of keeping the defects on the surfaces without them intersecting the p-n junction (Ü'), in order to prevent undesirable leakage currents through the p-n junction (Ü'). The integrated circuit is especially a DRAM cell arrangement with extended retention time. The inventive integrated circuit is produced by mounting photo-resist masks of a known layout on the starting wafer, the masks being rotated in relation to a known starting wafer. Alternatively, photo-resist masks of a known layout can be mounted on a starting wafer in a conventional manner, the output wafer having a marking showing the course of the defect plane (d).

Abstract translation: 所述集成电路装置包括至少在一个基片具有可以在邻近缺陷彼此相邻的结构，并且具有至少一个pn结（B“）的第二组分的第一组分（1）被布置，其至少缺陷部分中 缺陷电平（d）延伸。 被选择的衬底（1）相对于所述第一组分和所述第二组分的晶体取向，使得缺陷被记录在表面上而不被切断p-n结。 以这种方式，能够避免通过p-n结（B“）不希望的泄漏。 集成电路装置是特别具有增加的保留时间的DRAM单元的布置。 为了制备集成电路装置光刻胶掩模可以被安装在一个已知的晶片布局相对于扭转的已知的起始晶片的输出。 可替代地，光致抗蚀剂掩模的已知布局可以在输出晶片上以常规方式应用，但起始晶片具有示出的缺陷电平（d）的过程中的标签。

公开(公告)号：WO1998006140A1

公开(公告)日：1998-02-12

申请号：PCT/DE1997001601

申请日：1997-07-29

Applicant: SIEMENS AKTIENGESELLSCHAFT ,  REISINGER, Hans ,  STENGL, Reinhard ,  GRÜNING, Ulrike ,  WENDT, Hermann ,  WILLER, Josef ,  FRANOSCH, Martin ,  SCHÄFER, Herbert ,  KRAUTSCHNEIDER, Wolfgang ,  HOFMANN, Franz ,  LEHMANN, Volker ,  BÖHM, Thomas

Inventor： SIEMENS AKTIENGESELLSCHAFT

IPC: H01L29/792

CPC classification number: H01L29/513 ,  H01L29/518 ,  H01L29/792

Abstract: The invention concerns a method of operating a storage cell arrangement having MOS transistors as storage cells which comprise, as gate dielectric, a triple dielectric layer (5) consisting of a first silicon oxide layer (51), a silicon nitride layer (52) and a second silicon oxide layer (53), each of the silicon oxide layers being at least 3 nm thick. According to the invention, in order to store digital data, a first threshold voltage value of the MOS transistor is allocated to a first logic value and a second threshold voltage value of the MOS transistor is allocated to a second logic value. The data stored in the storage cell can be altered by applying corresponding voltage levels, although complete removal of the charge stored in the silicon nitride layer is prevented by the thickness of the silicon oxide layers. The threshold voltage variation makes use of the fact that the electrical field in the triple dielectric layer is distorted by the charge stored in the silicon nitride layer.

Abstract translation: 用于操作具有MOS晶体管作为存储单元的存储单元阵列，其包含作为栅极电介质，电介质三层（5），具有第一氧化硅层（51），氮化硅层（52）和第二氧化硅层（53），其中，所述氧化硅层厚3nm以上 是，用于存储第一逻辑值，第一阈值电压值和第二逻辑值的数字数据被分配给该MOS晶体管的第二阈值电压值。 存储在存储单元信息中的信息可以通过施加适当的电压电平被改变，即使在由于氧化硅的厚度的氮化硅层完全去除所存储的电荷的是不可能的。 当改变该电场在电介质三层通过利用氮化硅膜所存储的电荷扭曲阈值电压。

公开(公告)号：WO1998006139A1

公开(公告)日：1998-02-12

申请号：PCT/DE1997001600

申请日：1997-07-29

Applicant: SIEMENS AKTIENGESELLSCHAFT ,  REISINGER, Hans ,  STENGL, Reinhard ,  WENDT, Hermann ,  WILLER, Josef ,  LEHMANN, Volker ,  FRANOSCH, Martin ,  SCHÄFER, Herbert ,  KRAUTSCHNEIDER, Wolfgang ,  HOFMANN, Franz ,  GRÜNING, Ulrike

Inventor： SIEMENS AKTIENGESELLSCHAFT

IPC: H01L29/792

CPC classification number: H01L29/792 ,  H01L29/511

Abstract: The invention concerns a non-volatile write-once storage cell comprising a MOS transistor which, as gate dielectric, has a triple dielectric layer consisting of a first silicon oxide layer (51), a silicon nitride layer (52) and a second silicon oxide layer (53). The first silicon oxide layer (51) and the second silicon oxide layer (53) are each at least 3 nm thick. The storage cell is not erasable and can hold data for a period of more than 1000 years.

Abstract translation: 一种非易失性，一次写入存储器单元包括具有作为栅极电介质，电介质三层与第一氧化硅层（51）的MOS晶体管，硅氮化物层（52）和第二氧化硅层（53）。 第一氧化硅层（51）和所述第二硅氧化物层（53）各自为至少3nm厚。 该存储单元不能被删除，有时间保持超过1000年的数据。