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Patent Agency Ranking
公开(公告)号：KR101043934B1
公开(公告)日：2011-06-29
申请号：KR1020090005729
申请日：2009-01-22
Applicant: (주)에프씨아이
Abstract: 본 발명은 아날로그/디지탈 컨버터의 최적조건 자동 추종회로에 관한 것으로서, 아날로그/디지탈 컨버터에 있어서 기준전압을 조절하면 매그신호의 이득이 조절된다는 점을 감안하여 상기 아날로그/디지탈 컨버터(10)의 매그신호(MAG)와 시그널신호(SIGN)를 입력받는 코렐레이터(Correlator)(20)로부터 두 입력신호의 신호대 잡음비(SNR)를 측정하고, 상기 신호대잡음비(SNR) 신호가 설정된 쓰레스홀드(threshold)값 이하로 떨어지면 콘트롤부(40)가 인에이블(ENABLE)되어 기준전압 발생을 위한 스위프(SWEEP)신호를 출력하고, 상기 콘트롤부(40)의 스위프신호에 의거하여 기준전압 발생부(50)에서 미리 설정된 기준전압 밴드갭신호(V
BD1 - V
BG3 )를 스위프시켜 상기 아날로그/디지탈 컨버터(10)의 상하한 기준전압(Vref)(-Vref)과 시그널신호 기준전압(0)을 발생시키도록 구성함으로써, 자동으로 최적의 조건이 되도록 추종제어하게 된다.
아날로그/디지탈 컨버터, ADC, 매그신호, 이득, 신호대잡음비, SNR, 최적조건-
公开(公告)号：KR1020180079928A
公开(公告)日：2018-07-11
申请号：KR1020170000687
申请日：2017-01-03
Applicant: (주)에프씨아이
Inventor： 문제철
CPC classification number: H03B5/1228 , H03B5/1215 , H03B5/1218 , H03B5/1243 , H03B5/1296 , H03B19/00 , H03B2200/0074 , H03D7/1466 , H03H7/0161 , H03H7/12 , H03H11/0427
Abstract: LO 생성시스템은, 전압제어발진기의출력을이용한차동신호인제 1 VCO 신호및 제 2 VCO 신호를입력받아, 상기제 1 VCO 신호및 상기제 2 VCO 신호의주파수를 2 분주하여제 1 분주신호및 제 2 분주신호를출력하도록구성된제 1 주파수분주기; 상기제 1 VCO 신호, 상기제 2 VCO 신호, 상기제 1 분주신호및 상기제 2 분주신호를입력받아혼합하여제 1 믹서신호및 제 2 믹서신호를출력하도록구성된믹서; 상기제 1 믹서신호및 상기제 2 믹서신호를입력받아증폭하여제 1 증폭신호및 제 2 증폭신호를출력하도록구성된트랜스임피던스증폭기; 및상기제 1 증폭신호및 상기제 2 증폭신호를입력받아, 필터링하여제 1 필터신호및 제 2 필터신호를출력하도록구성된대역통과필터;를포함한다.
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公开(公告)号：KR101645281B1
公开(公告)日：2016-08-05
申请号：KR1020150009967
申请日：2015-01-21
Applicant: (주)에프씨아이
CPC classification number: H03L7/095 , H03L7/1976
Abstract: 분수형주파수합성기에적합한락 디텍팅장치및 방법을개시한다. 본실시예의일 측면에의하면, 분수형주파수합성기(Fractional-N Frequency Synthesizer)의락 디텍터(Lock Detector)에있어서, 상기락 디텍터는, 분수비율모듈레이터의출력값을이용하여 N분주기출력주파수클럭을지연시키는지연부; 기준주파수클럭과상기지연부에의해지연된 N분주기출력주파수클럭을비교하여락 검출신호를출력하는락 검출부; 상기락 검출신호를입력받을때마다카운팅을수행하는카운터; 및상기카운터의카운팅횟수를근거로하여락 확인신호를출력하도록지시하는제어부를포함하는것을특징으로하는락 디텍터를제공한다.
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公开(公告)号：KR1020140129907A
公开(公告)日：2014-11-07
申请号：KR1020130048832
申请日：2013-04-30
Applicant: (주)에프씨아이
IPC: H03K17/22
Abstract: 본 실시예는 클럭신호와 피크검출기를 이용한 파워온 리셋 회로에 관한 것이다. 더욱 상세하게는, 외부 핀의 추가적인 사용 없이 클럭신호와 피크검출기를 이용하여 래치나 플립플롭 등과 같은 저장 소자를 포함하는 내부회로를 초기화하는 파워온 리셋 회로에 관한 것이다.
Abstract translation: 本发明涉及使用时钟信号和峰值检测器的上电复位电路，更具体地说，涉及一种将内部电路初始化的上电复位电路，该内部电路包括诸如触发器或 通过使用时钟信号和峰值检测器锁存，而不需要额外使用外部引脚。
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公开(公告)号：KR101453015B1
公开(公告)日：2014-10-22
申请号：KR1020130008680
申请日：2013-01-25
Applicant: (주)에프씨아이
Abstract: 본 발명은 확장형 다중 계수 분주 회로에 관한 것으로서, 직렬로 연결된 복수의 제1 분주기, 상기 복수의 제1 분주기와 연결되어 있는 제2 분주기, 그리고 상기 복수의 제1 분주기 중 마지막에 위치한 제1 분주기와 상기 제2 분주기에 연결되어 있는 클럭 발생기를 포함한다. 상기 제2 분주기는 세 개의 논리곱 게이트, 셋트 단자를 구비한 두 개의 D 래치 그리고 클리어 단자를 구비한 두 개의 D 래치를 포함한다.
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