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公开(公告)号：CN103367401A
公开(公告)日：2013-10-23
申请号：CN201310108221.6
申请日：2013-03-29
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L29/423
CPC classification number: H01L29/7827 , H01L27/04 , H01L29/41766 , H01L29/4236 , H01L29/78 , H01L29/785
Abstract: 本发明提供了晶体管、半导体器件以及半导体模块，具体提供了一种包括埋设的单元阵列晶体管的半导体器件和包括该半导体器件的电子器件。所述半导体器件包括衬底中的场区，并且场区限定了有源区。第一源极/漏极区和第二源极/漏极区处于有源区中。栅极沟槽处于第一源极/漏极区和第二源极/漏极区之间，并且处于有源区和场区中。栅极结构处于栅极沟槽内。栅极结构包括栅极电极、栅极电极上的绝缘栅极加盖图案、栅极电极与有源区之间的栅极电介质以及绝缘栅极加盖图案与有源区之间的含金属绝缘材料层。
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公开(公告)号：CN112289846B
公开(公告)日：2025-04-08
申请号：CN202010679062.5
申请日：2020-07-15
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括设置在衬底上的栅极结构。栅极结构具有第一侧壁和与第一侧壁相反的第二侧壁。第一杂质区域设置在衬底的上部部分内。第一杂质区域与第一侧壁间隔开。第三杂质区域在衬底的上部部分内。第三杂质区域与第二侧壁间隔开。第一沟槽设置在衬底内在第一侧壁和第一杂质区域之间。第一沟槽与第一侧壁间隔开。第一阻挡绝缘图案设置在第一沟槽内。
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公开(公告)号：CN119604023A
公开(公告)日：2025-03-11
申请号：CN202411149955.3
申请日：2024-08-21
Applicant: 三星电子株式会社
Abstract: 公开了一种晶体管和包括晶体管的半导体存储器件。所述晶体管包括：衬底，所述衬底包括有源区；所述衬底中的元件隔离膜，所述元件隔离膜限定了所述有源区；位于所述元件隔离膜的下表面上的第一杂质区；位于所述衬底中的第二杂质区；位于所述衬底上并且在第一方向上延伸的栅电极；位于所述栅电极的至少一侧上的源极/漏极区域；位于所述源极/漏极区域上的第一源极/漏极接触组；以及位于所述源极/漏极区域上并且在所述第一方向上与所述第一源极/漏极接触组间隔开的第二源极/漏极接触组，其中所述第二杂质区位于所述第一源极/漏极接触组与所述第二源极/漏极接触组之间。
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公开(公告)号：CN109003977B
公开(公告)日：2023-08-22
申请号：CN201810466873.X
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: H10B69/00
Abstract: 集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。
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公开(公告)号：CN111725231A
公开(公告)日：2020-09-29
申请号：CN201911004631.X
申请日：2019-10-22
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件包括：下部堆叠结构，包括下部字线；上部堆叠结构，在下部堆叠结构上并且包括上部字线；解码器，与下部堆叠结构和上部堆叠结构相邻；连接到解码器的信号互连；下部选择器，连接到信号互连并且还连接到下部字线；上部选择器，连接到信号互连，不与下部选择器直接接触，并且还连接到上部字线。
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Patent Agency Ranking
公开(公告)号：CN110534524A
公开(公告)日：2019-12-03
申请号：CN201910276163.5
申请日：2019-04-08
Applicant: 三星电子株式会社
IPC: H01L27/11526 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种垂直半导体装置，该垂直半导体装置包括其中绝缘图案和导电图案交替且重复地堆叠在基底上的导电图案结构。导电图案结构包括具有阶梯形状的边缘部分。导电图案中的每个导电图案包括与边缘部分中的阶梯的上表面对应的垫区域。垫导电图案被设置为接触垫区域的上表面的一部分。掩模图案设置在垫导电图案的上表面上。接触塞穿透掩模图案以接触垫导电图案。
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公开(公告)号：CN119183293A
公开(公告)日：2024-12-24
申请号：CN202410023293.9
申请日：2024-01-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：电路区域，包括衬底上的外围电路；以及单元区域，与电路区域相邻。单元区域包括单元阵列区域和连接区域。单元区域还包括：栅极堆叠，包括交替地堆叠在衬底上的层间绝缘层和栅电极；沟道，在单元阵列区域中，该沟道延伸穿过栅极堆叠；主支撑件，在连接区域中，该主支撑件延伸穿过栅极堆叠；以及接触电极，在连接区域中，该接触电极穿过栅极堆叠连接到栅电极。主支撑件包括：第一部分，沿第一方向延伸；以及第二部分，在与第一方向交叉的第二方向上从第一部分沿延伸。接触电极的至少一部分被主支撑件的第一部分和第二部分围绕。
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公开(公告)号：CN110634881B
公开(公告)日：2024-07-26
申请号：CN201910278428.5
申请日：2019-04-09
Applicant: 三星电子株式会社
Abstract: 提供一种垂直半导体装置，所述垂直半导体装置包括导电图案结构、存储器层、柱结构以及第二绝缘图案和第三绝缘图案。导电图案结构包括导电图案和绝缘层，并且可包括在第一方向上延伸的第一部分和从第一部分的侧壁突出的第二部分。导电图案结构布置在与第一方向垂直的第二方向上以在其间形成沟槽。存储器层形成在导电图案结构的侧壁上。沟槽中的均包括形成在存储器层上的沟道图案和第一绝缘图案的柱结构在第一方向上彼此分隔开。第二绝缘图案形成在柱结构之间。第三绝缘图案形成在一些柱结构之间并且具有与第二绝缘图案的形状不同的形状。
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公开(公告)号：CN109087930B
公开(公告)日：2023-11-14
申请号：CN201810600478.6
申请日：2018-06-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体器件。半导体器件包括第一存储器区段以及第二存储器区段。第一存储器区段设置在衬底上。第二存储器区段垂直堆叠在第一存储器区段上。第一存储器区段设置在衬底与第二存储器区段之间。第一存储器区段包括闪存单元结构，且第二存储器区段包括可变电阻存储单元结构。闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于衬底上且连接到至少一个单元串。位线在垂直方向上夹置在至少一个单元串与第二存储器区段之间且连接到第二存储器区段。
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公开(公告)号：CN115497948A
公开(公告)日：2022-12-20
申请号：CN202210684684.6
申请日：2022-06-16
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括：包括外围电路的下部水平层；和提供在下部水平层上的上部水平层，该上部水平层包括垂直地延伸的存储单元串，其中下部水平层包括：第一基板；器件隔离层，限定第一基板的第一有源区；以及第一栅极结构，包括依次堆叠在第一有源区上的第一栅极绝缘图案、第一导电图案、第一金属图案和第一覆盖图案，其中第一导电图案包括掺杂的半导体材料，器件隔离层覆盖第一导电图案的第一侧表面，并且第一金属图案包括在第一导电图案上的第一主体部分。
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