公开(公告)号：CN108987477A

公开(公告)日：2018-12-11

申请号：CN201810509771.1

申请日：2018-05-24

Applicant: 三星电子株式会社

Inventor： 田炅烨 ,  权兑勇 ,  权五成 ,  郑修然 ,  朴容喜 ,  柳宗烈

IPC: H01L29/78 ,  H01L21/336

Abstract: 可以提供一种垂直隧穿场效应晶体管(VTFET)及其方法，所述VTFET包括：从包括源极/漏极区域的衬底突出的鳍结构；所述鳍结构上的外延生长的源极/漏极结构；包括柱部的帽，所述柱部覆盖所述外延生长的源极/漏极结构的侧表面并且部分覆盖所述鳍结构的上部的侧表面；栅极绝缘体，所述栅极绝缘体覆盖所述帽的所述柱部下方的所述鳍结构的侧表面的剩余部分；所述栅极绝缘体上的功函数金属栅极；以及分离图案，所述分离图案围绕鳍结构的下部使得所述功函数金属栅极垂直地位于所述帽与所述分离图案之间，所述分离图案将所述功函数金属栅极与所述源极/漏极区域电隔离。

公开(公告)号：CN108288648A

公开(公告)日：2018-07-17

申请号：CN201810017186.X

申请日：2018-01-08

Applicant: 三星电子株式会社

Inventor： 田炅烨

IPC: H01L29/78 ,  H01L21/8234 ,  H01L21/336

Abstract: 提供了一种用于制造半导体的方法。在衬底上形成第一氧化物层。在第一氧化物层上形成第一氮化物层。在第一氮化物层上形成第二氧化物层和第二氮化物层。在第二氮化物层上形成多晶硅层。在多晶硅层上形成第三氮化物层。在第三氮化物层上形成一个或多个第一图案。将所述一个或多个第一图案转印到多晶硅层，以形成一个或多个图案化的多晶硅层。通过将所述一个或多个图案化的多晶硅层用作第一掩模来去除第一氧化物层、第一氮化物层、第二氧化物层和第二氮化物层的一部分。

公开(公告)号：CN106548931A

公开(公告)日：2017-03-29

申请号：CN201610831395.9

申请日：2016-09-19

Applicant: 三星电子株式会社

Inventor： 韩东佑 ,  梁光容 ,  李珍旭 ,  田炅烨 ,  丁海建 ,  金度亨

IPC: H01L21/28 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L21/823431 ,  H01L21/30604 ,  H01L21/823437 ,  H01L27/0886 ,  H01L29/6656 ,  H01L29/66795 ,  H01L21/28008 ,  H01L21/823456 ,  H01L21/823828 ,  H01L21/82385

Abstract: 提供了一种制造半导体器件的方法和图案化方法，所述制造半导体器件的方法包括：在基底的第一区域和第二区域上分别形成第一有源图案和第二有源图案；在第一有源图案和第二有源图案上分别形成第一栅极结构和第二栅极结构；形成包覆层以覆盖第一栅极结构和第二栅极结构以及第一有源图案和第二有源图案；在第一栅极结构之间的第一有源图案中形成第一凹进区，在第二栅极结构之间的第二有源图案中形成第二凹进区。

公开(公告)号：CN101494161B

公开(公告)日：2012-10-10

申请号：CN200810171011.0

申请日：2008-10-31

Applicant: 三星电子株式会社

Inventor： 李时镛 ,  金明哲 ,  车知勋 ,  田炅烨 ,  尹东基

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/31 ,  H01L21/768

Abstract: 本发明提供了一种精细图案化半导体器件的方法。为了在集成电路制造期间图案化，第一掩模结构的第一图案被形成，缓冲层在第一掩模结构的暴露表面上形成。此外，第二掩模结构的第二图案在第一掩模结构的侧壁处的缓冲层之间的凹陷中形成。而且，第一掩模结构和第二掩模结构通过旋涂各自的高含碳材料形成。该第一掩模结构和第二掩模结构以比传统的光刻更好的节距图案化目标层。

公开(公告)号：CN101494161A

公开(公告)日：2009-07-29

申请号：CN200810171011.0

申请日：2008-10-31

Applicant: 三星电子株式会社

Inventor： 李时镛 ,  金明哲 ,  车知勋 ,  田炅烨 ,  尹东基

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/31 ,  H01L21/768

Abstract: 本发明提供了一种精细图案化半导体器件的方法。为了在集成电路制造期间图案化，第一掩模结构的第一图案被形成，缓冲层在第一掩模结构的暴露表面上形成。此外，第二掩模结构的第二图案在第一掩模结构的侧壁处的缓冲层之间的凹陷中形成。而且，第一掩模结构和第二掩模结构通过旋涂各自的高含碳材料形成。该第一掩模结构和第二掩模结构以比传统的光刻更好的节距图案化目标层。

公开(公告)号：CN101241842A

公开(公告)日：2008-08-13

申请号：CN200810009731.7

申请日：2008-02-13

Applicant: 三星电子株式会社

Inventor： 田炅烨 ,  金明哲 ,  李学善

IPC: H01L21/00 ,  H01L21/02 ,  H01L21/027 ,  H01L21/308 ,  H01L21/311 ,  H01L21/3213

CPC classification number: H01L21/32139 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31116 ,  H01L21/32137

Abstract: 一种形成半导体器件的精细图案的方法，包括双蚀刻，其通过改变生成聚合体副产物的量来蚀刻在具有不同图案密度的区域中的具有不同厚度的膜。在第一蚀刻中，利用掩模图案作为蚀刻掩模，在第一蚀刻环境中在低密度图案区和高密度图案区中的缓冲层和硬掩模层上都执行反应性离子蚀刻(RIE)，直至在低密度图案区中暴露出蚀刻膜。在用来形成硬掩模图案的第二蚀刻中，利用掩模图案作为蚀刻掩模，蚀刻硬掩模层直至在高密度图案区中暴露出蚀刻膜，同时在具有比第一蚀刻环境中生成更多聚合体副产物的第二蚀刻环境下，使聚合体副产物聚积在低密度图案区中的蚀刻膜上。