公开(公告)号：CN117253855A

公开(公告)日：2023-12-19

申请号：CN202310521771.4

申请日：2023-05-10

Applicant: 三星电子株式会社

Inventor： 韩奎熙 ,  白奉官 ,  张相信 ,  柳庚玟 ,  白宗玟 ,  申定候 ,  林俊赫 ,  千正焕

IPC: H01L21/8234

Abstract: 一种制造半导体装置的方法可以包括：在鳍型图案上形成源极/漏极图案；在源极/漏极图案上形成蚀刻停止膜和层间绝缘膜；在层间绝缘膜中形成接触孔；沿着接触孔的侧壁和底表面形成牺牲衬垫；在牺牲衬垫存在的同时执行离子注入工艺；去除牺牲衬垫并沿着接触孔的侧壁形成接触衬垫；以及在接触衬垫上形成源极/漏极接触件。离子注入工艺可以包括将杂质注入到源极/漏极图案中。源极/漏极接触件可以连接到源极/漏极图案。

公开(公告)号：CN109390210B

公开(公告)日：2023-03-17

申请号：CN201810828662.6

申请日：2018-07-25

Applicant: 三星电子株式会社

Inventor： 姜允姬 ,  金志英 ,  任台镇 ,  白宗玟 ,  安商燻 ,  吴赫祥 ,  韩奎熙

IPC: H01L21/02 ,  H01L21/768

Abstract: 本发明概念的实施例提供形成超低介电常数介电层的方法及由所述方法形成的超低介电常数介电层。所述方法可包括：通过供应包含硅、氧、碳及氢的前驱体来形成第一层；对所述第一层执行第一紫外线工艺，以将所述第一层转换成第二层；以及在不同于所述第一紫外线工艺的工艺条件下对所述第二层执行第二紫外线工艺。本发明概念的实施例可提供形成同时具有低介电常数及优异的机械强度的超低介电常数介电层的方法。

公开(公告)号：CN109786357A

公开(公告)日：2019-05-21

申请号：CN201811292012.0

申请日：2018-10-31

Applicant: 三星电子株式会社

Inventor： 徐顺硕 ,  白宗玟 ,  朴水贤 ,  安商燻 ,  吴赫祥 ,  李义福

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

Abstract: 提供了一种半导体器件。该半导体器件包括：衬底，包括下布线；第一层间绝缘膜，设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域；蚀刻停止膜，位于所述第一层间绝缘膜上；第二层间绝缘膜，位于所述蚀刻停止膜上；第一上布线，位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中，并且所述第一上布线与所述下布线间隔开；以及通孔，位于所述第一层间绝缘膜的所述第一区域中，并且所述通孔将所述下布线与所述第一上布线相连。

公开(公告)号：CN107887362A

公开(公告)日：2018-04-06

申请号：CN201710911772.4

申请日：2017-09-29

Applicant: 三星电子株式会社

Inventor： 韩奎熙 ,  白宗玟 ,  V.H.阮 ,  刘禹炅 ,  张相信 ,  金秉熙

IPC: H01L23/522 ,  H01L21/764 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/76826 ,  H01L21/76834 ,  H01L21/76849 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L23/522 ,  H01L21/764 ,  H01L21/768

Abstract: 一种半导体器件包括：在衬底上的第一层间电介质膜；在第一层间电介质膜内在第一方向上分别延伸的第一布线和第二布线，第一布线和第二布线在不同于第一方向的第二方向上彼此相邻；在第一层间电介质膜上的硬掩模图案，硬掩模图案包括开口；以及在第一层间电介质膜内的气隙，气隙在第一方向上包括与开口垂直交叠的第一部分和不与开口交叠的第二部分。

公开(公告)号：CN103151334B

公开(公告)日：2017-05-17

申请号：CN201210524164.5

申请日：2012-12-07

Applicant: 三星电子株式会社

Inventor： 洪琮沅 ,  朴仁善 ,  金会承 ,  白宗玟

IPC: H01L23/528 ,  H01L21/768

CPC classification number: H01L21/76877 ,  C25D3/38 ,  C25D5/08 ,  C25D7/123 ,  C25D17/001 ,  H01L21/2885 ,  H01L21/76802 ,  H01L21/76883 ,  H01L23/522 ,  H01L27/04 ,  H01L27/1052 ,  H01L27/10882 ,  H01L27/10894 ,  H01L27/11526 ,  H01L27/11548 ,  H01L27/11573 ,  H01L27/11575 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了制造半导体器件的方法和由此制造的半导体器件。在所述方法中，可以在单元凹陷区和周边电路区之间形成伪凹陷区。由于伪凹陷区的存在，可以减小伪图案区附近电镀溶液中所含的抑制剂的浓度梯度，以使单元图案区中抑制剂的浓度更均匀，并向单元图案区更有效地供给电流。结果，在单元图案区中能更均匀地形成电镀层，其中没有空隙形成。

公开(公告)号：CN103985740B

公开(公告)日：2016-10-12

申请号：CN201410032503.7

申请日：2014-01-23

Applicant: 三星电子株式会社

Inventor： 李章熙 ,  白宗玟 ,  韩奎熙 ,  崔吉铉 ,  洪琮沅

IPC: H01L29/06 ,  H01L23/485

CPC classification number: H01L23/4821 ,  H01L21/764 ,  H01L21/7682 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/28 ,  H01L23/48 ,  H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L2924/0001

Abstract: 本发明公开半导体器件及其制造方法。该半导体器件包括：衬底上的第一导电线；以及覆盖第一导电线的第一成型层。第一导电线在相邻的第一导电线之间具有第一间隙和第二间隙。第一成型层的底表面和第一导电线的位于第一成型层的底表面之下的侧壁共同定义第一间隙。第一成型层的顶表面和第一导电线的位于第一成型层的顶表面之上的侧壁共同定义第二间隙。

公开(公告)号：CN109786357B

公开(公告)日：2024-10-22

申请号：CN201811292012.0

申请日：2018-10-31

Applicant: 三星电子株式会社

Inventor： 徐顺硕 ,  白宗玟 ,  朴水贤 ,  安商燻 ,  吴赫祥 ,  李义福

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

Abstract: 提供了一种半导体器件。该半导体器件包括：衬底，包括下布线；第一层间绝缘膜，设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域；蚀刻停止膜，位于所述第一层间绝缘膜上；第二层间绝缘膜，位于所述蚀刻停止膜上；第一上布线，位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中，并且所述第一上布线与所述下布线间隔开；以及通孔，位于所述第一层间绝缘膜的所述第一区域中，并且所述通孔将所述下布线与所述第一上布线相连。

公开(公告)号：CN110120381B

公开(公告)日：2023-11-14

申请号：CN201810895555.5

申请日：2018-08-08

Applicant: 三星电子株式会社

Inventor： 李义福 ,  白宗玟 ,  安商熏 ,  吴赫祥

IPC: H01L23/522 ,  H01L21/768

Abstract: 一种半导体器件包括设置在衬底上的下绝缘层。导电图案形成在下绝缘层中。中间绝缘层设置在下绝缘层和导电图案上。通路控制区域形成在中间绝缘层中。上绝缘层设置在中间绝缘层和通路控制区域上。通路插塞形成为穿过通路控制区域并连接到导电图案。通路控制区域具有比中间绝缘层低的蚀刻速率。

公开(公告)号：CN107665855B

公开(公告)日：2023-11-14

申请号：CN201710610070.2

申请日：2017-07-25

Applicant: 三星电子株式会社

Inventor： 刘禹炅 ,  白宗玟 ,  张相信 ,  金秉熙 ,  V.阮 ,  李来寅 ,  李禹镇 ,  郑恩志 ,  韩奎熙

IPC: H01L21/764 ,  H01L21/768

Abstract: 本公开涉及制造半导体器件的方法。一种制造半导体器件的方法包括：在衬底上形成第一绝缘夹层；图案化第一绝缘夹层以形成多个第一开口；在被图案化的第一绝缘夹层中的第一开口内形成牺牲图案；图案化牺牲图案和被图案化的第一绝缘夹层以在牺牲图案和被图案化的第一绝缘夹层中形成多个第二开口；形成多个金属线，金属线在各自的第二开口中；去除牺牲图案的剩余部分中的至少一些以在金属线中的至少一些之间形成空隙；以及在金属线的顶表面、被图案化的第一绝缘夹层的顶表面、以及金属线的和被图案化的第一绝缘夹层的暴露的侧表面上共形地形成衬垫层。

公开(公告)号：CN110970388A

公开(公告)日：2020-04-07

申请号：CN201910810705.2

申请日：2019-08-29

Applicant: 三星电子株式会社

Inventor： 韩奎熙 ,  白宗玟 ,  徐训硕 ,  安商燻 ,  李禹镇

IPC: H01L23/498 ,  H01L23/538 ,  H01L21/48 ,  H01L21/768

Abstract: 一种半导体装置包括：衬底；第一绝缘夹层，位于所述衬底上；第一布线，位于所述衬底上的所述第一绝缘夹层中；绝缘图案，位于所述第一绝缘夹层的临近所述第一布线的部分上，所述绝缘图案具有垂直侧壁且包含低介电材料；刻蚀停止结构，位于所述第一布线及所述绝缘图案上；第二绝缘夹层，位于所述刻蚀停止结构上；以及通路，延伸穿过所述第二绝缘夹层及所述刻蚀停止结构，以接触所述第一布线的上表面。