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公开(公告)号：CN109976097B
公开(公告)日：2024-06-18
申请号：CN201811612414.4
申请日：2018-12-27
Applicant: 三星电子株式会社
Abstract: 这里提供了一种形成微图案的方法，其包括：在基板上形成蚀刻目标膜；在蚀刻目标膜上形成光敏辅助层，光敏辅助层用亲水基团封端；在光敏辅助层上形成粘合层，粘合层与亲水基团形成共价键；在粘合层上形成疏水的光致抗蚀剂膜；以及图案化光致抗蚀剂膜。
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公开(公告)号：CN108074910B
公开(公告)日：2023-04-25
申请号：CN201711083442.7
申请日：2017-11-07
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528
Abstract: 一种半导体器件包括：在衬底的第一区域上的第一绝缘夹层和在衬底的第二区域上的第二绝缘夹层；多个第一布线结构，在第一绝缘夹层上，第一布线结构彼此间隔开；多个第二布线结构，分别填充第二绝缘夹层上的多个沟槽；绝缘覆盖结构，选择性地在第一布线结构之间的第一绝缘夹层的表面上以及在第一布线结构的每个的侧壁和上表面上，绝缘覆盖结构包括绝缘材料；第三绝缘夹层，在第一布线结构和第二布线结构上；以及空气间隙，在第一布线结构之间在第三绝缘夹层下面。
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公开(公告)号：CN106952892B
公开(公告)日：2022-01-11
申请号：CN201610934242.7
申请日：2016-10-25
Applicant: 三星电子株式会社
IPC: H01L23/532 , H01L21/768
Abstract: 本发明提供了一种半导体器件以及一种制造该半导体器件的方法。所述半导体器件包括层间绝缘膜、具有第一宽度的第一沟槽和具有第二宽度的第二沟槽，第二沟槽包括上部和下部，第二宽度大于第一宽度，第一导线基本上填充第一沟槽并包括第一金属，并且第二导线基本上填充第二沟槽并包括下导线和上导线，下导线基本上填充第二沟槽的下部并包括第一金属，并且上导线基本上填充第二沟槽的上部并包括与第一金属不同的第二金属。
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公开(公告)号：CN107017199B
公开(公告)日：2021-11-02
申请号：CN201611100627.X
申请日：2016-12-02
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 本公开提供制造半导体器件的方法。一种制造半导体器件的方法包括：在基板上的第一电介质层中形成凹槽，第一电介质层包括在凹槽之间的第一部分；在每个凹槽中形成第一阻挡层和互连层；使互连层和第一阻挡层凹陷；在凹陷的互连层上形成覆盖图案；通过第一蚀刻工艺蚀刻第一部分的至少一部分；通过第二蚀刻工艺继续蚀刻覆盖图案和第一部分的至少一部分以形成沟槽；在沟槽中以及在凹陷的互连层上共形地形成第二阻挡层；以及在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙形成在沟槽中。
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公开(公告)号：CN112242377A
公开(公告)日：2021-01-19
申请号：CN202010684555.8
申请日：2020-07-16
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528 , H01L49/02
Abstract: 一种半导体器件包括：第一层间绝缘膜；在第一层间绝缘膜中的导电图案；在导电图案上的电阻图案；上蚀刻停止膜，与电阻图案间隔开，平行于电阻图案的顶表面延伸，并且包括第一金属；下蚀刻停止膜，在导电图案上，平行于第一层间绝缘膜的顶表面延伸，并且包括第二金属；以及在上蚀刻停止膜和下蚀刻停止膜上的第二层间绝缘膜，其中从第二层间绝缘膜的顶表面到上蚀刻停止膜的顶表面的距离小于从第二层间绝缘膜的顶表面到下蚀刻停止膜的顶表面的距离。
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Patent Agency Ranking
公开(公告)号：CN107026148B
公开(公告)日：2019-12-24
申请号：CN201611165928.0
申请日：2016-12-16
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 一种半导体器件可以包括：基板；第一中间绝缘层，在基板上并具有开口；导电图案，设置在开口中；第一至第四绝缘图案，堆叠在设置有导电图案的基板上；和第二中间绝缘层，设置在第四绝缘图案上。
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公开(公告)号：CN103985740A
公开(公告)日：2014-08-13
申请号：CN201410032503.7
申请日：2014-01-23
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L23/485
CPC classification number: H01L23/4821 , H01L21/764 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L23/28 , H01L23/48 , H01L23/5222 , H01L2924/0002 , H01L2924/00 , H01L2924/0001
Abstract: 本发明公开半导体器件及其制造方法。该半导体器件包括：衬底上的第一导电线；以及覆盖第一导电线的第一成型层。第一导电线在相邻的第一导电线之间具有第一间隙和第二间隙。第一成型层的底表面和第一导电线的位于第一成型层的底表面之下的侧壁共同定义第一间隙。第一成型层的顶表面和第一导电线的位于第一成型层的顶表面之上的侧壁共同定义第二间隙。
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公开(公告)号：CN103151334A
公开(公告)日：2013-06-12
申请号：CN201210524164.5
申请日：2012-12-07
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L21/76877 , C25D3/38 , C25D5/08 , C25D7/123 , C25D17/001 , H01L21/2885 , H01L21/76802 , H01L21/76883 , H01L23/522 , H01L27/04 , H01L27/1052 , H01L27/10882 , H01L27/10894 , H01L27/11526 , H01L27/11548 , H01L27/11573 , H01L27/11575 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了制造半导体器件的方法和由此制造的半导体器件。在所述方法中，可以在单元凹陷区和周边电路区之间形成伪凹陷区。由于伪凹陷区的存在，可以减小伪图案区附近电镀溶液中所含的抑制剂的浓度梯度，以使单元图案区中抑制剂的浓度更均匀，并向单元图案区更有效地供给电流。结果，在单元图案区中能更均匀地形成电镀层，其中没有空隙形成。
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公开(公告)号：CN101499488B
公开(公告)日：2012-09-05
申请号：CN200810176820.0
申请日：2008-11-25
Applicant: 三星电子株式会社
IPC: H01L29/49 , H01L23/532 , H01L21/28 , H01L21/768 , H01L21/3205
CPC classification number: H01L21/28061 , H01L29/4933
Abstract: 本发明提供一种半导体器件及其制造方法，更特别地，提供一种具有低电阻W-Ni合金薄层的半导体器件及其制造方法。该半导体器件包括W-Ni合金薄层。该W-Ni合金薄层中Ni的重量在该W-Ni合金薄层的总重量的大约0.01至大约5.0wt％的范围。
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公开(公告)号：CN110828370B
公开(公告)日：2024-06-18
申请号：CN201910378795.2
申请日：2019-05-08
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 提供了一种半导体器件，其包括：下布线；层间绝缘膜，位于下布线上方并包括具有第一密度的第一部分和位于第一部分上的第二部分，第一部分和第二部分具有相同的材料，第二部分具有小于第一密度的第二密度；上布线，位于层间绝缘膜的第二部分中；以及通路，至少部分地位于层间绝缘膜的第一部分中，通路连接上布线和下布线。
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