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公开(公告)号：CN100477280C
公开(公告)日：2009-04-08
申请号：CN200510106921.7
申请日：2005-09-23
Applicant: 三星电子株式会社
IPC: H01L29/788 , H01L27/105 , H01L27/112 , H01L21/336 , H01L21/8239 , H01L21/8246
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/42336 , H01L29/7883
Abstract: 非易失性存储器件包括半导体衬底、器件隔离层、隧道绝缘层、浮置栅极、埋入浮置栅极以及控制栅极。沟槽位于衬底上，用于限定与沟槽相邻的衬底的激活区。器件隔离层沿沟槽位于衬底上。隧道绝缘层位于衬底的激活区上。浮置栅极位于对着衬底的激活区的隧道绝缘层上。埋入浮置栅极位于沟槽内的器件隔离层上。栅极间介质层位于浮置栅极和埋入浮置栅极上，而且在它们之上延伸。控制栅极位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
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公开(公告)号：CN110085598B
公开(公告)日：2023-10-13
申请号：CN201910052369.X
申请日：2014-09-02
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/27 , H10B43/10 , H01L29/792
Abstract: 一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。
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公开(公告)号：CN107452746B
公开(公告)日：2023-06-06
申请号：CN201710272619.1
申请日：2017-04-24
Applicant: 三星电子株式会社
Abstract: 本公开提供了三维半导体器件。电极结构包括垂直地层叠在基板上的多个电极。多个电极的每个包括电极部、垫部分和突起。电极部平行于基板的顶表面并在第一方向上延伸。垫部分在相对于基板的顶表面垂直或倾斜的第三方向上从电极部延伸。突起在平行于第三方向的方向上从垫部分的一部分突出。当从平面图看时，多个电极的突起布置在第一方向和第二方向的对角线方向上，该第二方向平行于基板的顶表面并交叉第一方向。
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公开(公告)号：CN106803508B
公开(公告)日：2021-12-28
申请号：CN201611035683.X
申请日：2016-11-18
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L27/11 , H01L27/11551 , H01L27/11578 , H01L27/11597 , H01L27/11514 , H01L23/488
Abstract: 提供了三维(3D)半导体装置。3D半导体装置可以包括：基底，包括芯片区域和划线区域；单元阵列结构，包括三维地布置在基底的芯片区域上的存储器单元；堆叠结构，设置在基底的划线区域上，包括竖直地并交替地堆叠的第一层和第二层；多个竖直结构，沿与基底的顶表面垂直的竖直方向延伸并穿透堆叠结构。
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公开(公告)号：CN102163457B
公开(公告)日：2016-12-14
申请号：CN201110040220.3
申请日：2011-02-18
Applicant: 三星电子株式会社
Abstract: 提供了非易失性存储器件、其编程方法以及包括其的存储系统。所述非易失性存储器件包括衬底以及在与衬底相交的方向上堆叠的多个存储单元。所述编程方法向被选位线施加第一电压，向未选位线施加第二电压，向被选串选择线施加第三电压，向未选串选择线施加第四电压，并且向多个字线施加编程操作电压，其中，所述第一到第三电压是正电压。
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Patent Agency Ranking
公开(公告)号：CN101814508B
公开(公告)日：2015-04-29
申请号：CN201010126199.4
申请日：2010-02-25
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L27/11565 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中，下选择栅控制第一沟道区和第二沟道区，所述第一沟道区限定在半导体衬底处，所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。
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公开(公告)号：CN102110690B
公开(公告)日：2015-04-01
申请号：CN201010551986.3
申请日：2010-11-17
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/528
CPC classification number: H01L21/02365 , H01L21/02697 , H01L27/11565 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。
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公开(公告)号：CN101751997B
公开(公告)日：2014-06-11
申请号：CN200910226570.1
申请日：2009-11-25
Applicant: 三星电子株式会社
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/10
Abstract: 一种快闪存储器件，包括：本体区域；第一到第n存储单元晶体管，在所述本体区域上被排列成行；第一到第n字线，分别与所述第一到第n存储单元晶体管的栅极连接；第一虚拟单元晶体管，与所述第一存储单元晶体管连接；第一虚拟字线，与所述第一虚拟单元晶体管的栅极连接；第一选择晶体管，与所述第一虚拟晶体管连接，第一选择线，与所述第一选择晶体管的栅极连接；电压控制单元，与所述第一选择线连接，所述电压控制单元被适配成在用于擦除所述第一到第n存储单元晶体管的擦除模式中向所述第一选择线输出一低于施加到所述本体区域的电压的电压。
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公开(公告)号：CN1722427A
公开(公告)日：2006-01-18
申请号：CN200510078841.5
申请日：2005-06-23
Applicant: 三星电子株式会社
IPC: H01L23/52 , H01L21/768
CPC classification number: H01L21/76895 , H01L21/76877 , H01L23/485
Abstract: 一种用于半导体器件的互连结构，包括布置在半导体衬底上的层间绝缘层。贯穿所述层间绝缘层的第一接触结构。贯穿所述层间绝缘层的第二接触结构。使第一接触结构连接到所述层间绝缘层上的第二接触结构的金属互连。所述第一接触结构包括依次层叠的第一和第二栓塞，以及所述第二接触结构包括第二栓塞。
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公开(公告)号：CN110085598A
公开(公告)日：2019-08-02
申请号：CN201910052369.X
申请日：2014-09-02
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582 , H01L27/11519 , H01L29/792
Abstract: 一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。
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