-
公开(公告)号：CN112071847A
公开(公告)日：2020-12-11
申请号：CN202010991841.9
申请日：2017-03-28
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
Abstract: 一种存储器件包括：栅结构，包括在衬底的上表面上堆叠的多个栅电极层；多个沟道区，穿过栅结构并且沿与衬底的上表面垂直的方向延伸；源极区，设置在衬底上沿第一方向延伸，并且包括杂质；以及公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。
-
公开(公告)号：CN105185784A
公开(公告)日：2015-12-23
申请号：CN201510684447.X
申请日：2010-12-20
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L23/3157 , H01L21/76816 , H01L23/291 , H01L23/528 , H01L27/11519 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11578 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。
-
公开(公告)号：CN102110690B
公开(公告)日：2015-04-01
申请号：CN201010551986.3
申请日：2010-11-17
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/528
CPC classification number: H01L21/02365 , H01L21/02697 , H01L27/11565 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。
-
公开(公告)号：CN102332453A
公开(公告)日：2012-01-25
申请号：CN201110195588.7
申请日：2011-07-13
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/115 , H01L21/822 , H01L21/8247
CPC classification number: H01L21/76254 , H01L21/28273 , H01L21/28282 , H01L27/0688 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L29/42348
Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。
-
公开(公告)号：CN101859778A
公开(公告)日：2010-10-13
申请号：CN201010163558.3
申请日：2010-04-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522
CPC classification number: H01L27/11578 , H01L27/115 , H01L27/11517 , H01L27/11565 , H01L27/11582
Abstract: 本发明提供一种具有三维结构的非易失性存储器件。该非易失性存储器件可以包括：单元阵列，具有三维地布置在半导体基板上的线状的多个导电图案，单元阵列彼此分离；半导体图案，从半导体基板延伸以与导电图案的侧壁交叉；公共源极区，沿导电图案延伸的方向设置在半导体图案下部分之下的半导体基板中；第一杂质区，设置在半导体基板中，使得第一杂质区沿与导电图案交叉的方向延伸以电连接公共源极区；以及第一接触孔，暴露第一杂质区的在分离的单元阵列之间的部分。
-
Patent Agency Ranking
公开(公告)号：CN116156882A
公开(公告)日：2023-05-23
申请号：CN202310158655.0
申请日：2017-11-20
Applicant: 三星电子株式会社
IPC: H10B20/00
Abstract: 提供了一种垂直非易失性存储器装置。非易失性存储器装置包括在基底上的下绝缘层、包括交替地堆叠在下绝缘层上的栅电极和层间绝缘层的多层结构、栅极电介质以及沟道结构，并且非易失性存储器装置具有穿过多层结构延伸并暴露下绝缘层的开口。开口包括以第一宽度穿过多层结构中的至少一层延伸的第一开口部分以及以比第一宽度小的第二宽度穿过多层结构延伸的第二开口部分。栅极介电层位于开口中，沟道结构设置在栅极介电层上并电连接到基底。
-
公开(公告)号：CN105185784B
公开(公告)日：2018-07-20
申请号：CN201510684447.X
申请日：2010-12-20
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
CPC classification number: H01L23/3157 , H01L21/76816 , H01L23/291 , H01L23/528 , H01L27/11519 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11578 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。
-
公开(公告)号：CN107305895A
公开(公告)日：2017-10-31
申请号：CN201710195350.1
申请日：2017-03-28
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
Abstract: 一种存储器件包括：栅结构，包括在衬底的上表面上堆叠的多个栅电极层；多个沟道区，穿过栅结构并且沿与衬底的上表面垂直的方向延伸；源极区，设置在衬底上沿第一方向延伸，并且包括杂质；以及公共源线，沿与衬底的上表面垂直的方向延伸，与源极区相连，并且包括含不同材料的多层。
-
公开(公告)号：CN102467965B
公开(公告)日：2017-03-01
申请号：CN201110363170.2
申请日：2011-11-16
Applicant: 三星电子株式会社
CPC classification number: G11C16/14 , G11C16/0483 , G11C16/16 , G11C16/30 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。
-
-
-
-
-
-
-
-
-
Search Results
46
records
(took 0.073 seconds)
