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公开(公告)号：CN109300908A
公开(公告)日：2019-02-01
申请号：CN201810812055.0
申请日：2018-07-23
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L23/48 , H01L21/48
CPC classification number: H01L27/11582 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L27/11565 , H01L27/11568 , H01L27/11575 , H01L21/4814 , H01L23/481
Abstract: 提供了半导体器件。一种半导体器件包括衬底。该半导体器件包括包含堆叠在衬底上的导电层的堆叠结构。而且，该半导体器件包括穿透堆叠结构的台阶区域的虚设结构。虚设结构的一部分包括第一区段和第二区段。第一区段在平行于衬底的上表面的平面中沿第一方向延伸。第二区段在所述平面中沿交叉第一方向的第二方向从第一区段突出。
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公开(公告)号：CN1956171B
公开(公告)日：2012-03-28
申请号：CN200610142432.1
申请日：2006-10-24
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 一种形成非易失性存储器件的方法包括限定了以下特征的步骤：提高相邻浮置栅电极之间电干扰的屏蔽并且改进泄漏电流和阈值电压特性。在与非易失性存储单元相连的串选择晶体管中，这些特征同样支持改进的泄漏电流和阈值电压特性。
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公开(公告)号：CN101599494A
公开(公告)日：2009-12-09
申请号：CN200910146627.7
申请日：2009-06-03
Applicant: 三星电子株式会社
IPC: H01L27/115 , G11C16/02 , H01L23/58 , H01L23/48 , H01L23/52 , H01L21/8247 , H01L21/60
CPC classification number: H01L27/11568 , H01L27/11521 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了具有电磁屏蔽源极板的非易失性存储器件及其形成方法。该半导体器件包括半导体衬底，其包含单元阵列区；存储器单元晶体管，设置在单元阵列区；位线，设置在该存储器单元晶体管上；以及源极板，设置在存储器单元晶体管与位线之间以遮蔽其下的存储器单元晶体管。
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公开(公告)号：CN110400807B
公开(公告)日：2024-07-23
申请号：CN201910332354.9
申请日：2019-04-24
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种三维半导体存储器件，包括设置在下绝缘层上的水平半导体层。所述水平半导体层包括单元阵列区域和连接区域。设置有包括电极的电极结构。所述电极堆叠在所述水平半导体层上。所述电极在所述连接区域上具有阶梯结构。多个第一垂直结构设置在所述单元阵列区域上以穿透所述电极结构。多个第二垂直结构设置在所述连接区域上以穿透所述电极结构和所述水平半导体层。所述第二垂直结构的底表面位于低于所述水平半导体层的底表面的水平高度处。
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公开(公告)号：CN109309097B
公开(公告)日：2023-09-08
申请号：CN201810785583.1
申请日：2018-07-17
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直型存储器装置及其制造方法，所述装置包括：衬底，具有单元阵列区域和连接区域；栅电极层，堆叠在衬底的单元阵列区域和连接区域上，栅电极层在连接区域中形成阶梯结构；单元通道层，在单元阵列区域中，单元通道层穿过所述多个栅电极层；虚设通道层，在连接区域中，虚设通道层穿过所述多个栅电极层中的至少一个栅电极层；单元外延层，设置在单元通道层下方；以及虚设外延层，设置在虚设通道层下方，其中，虚设外延层的形状与单元外延层的形状不同。
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Patent Agency Ranking
公开(公告)号：CN109309097A
公开(公告)日：2019-02-05
申请号：CN201810785583.1
申请日：2018-07-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11568 , H01L27/115
Abstract: 提供了一种垂直型存储器装置及其制造方法，所述装置包括：衬底，具有单元阵列区域和连接区域；栅电极层，堆叠在衬底的单元阵列区域和连接区域上，栅电极层在连接区域中形成阶梯结构；单元通道层，在单元阵列区域中，单元通道层穿过所述多个栅电极层；虚设通道层，在连接区域中，虚设通道层穿过所述多个栅电极层中的至少一个栅电极层；单元外延层，设置在单元通道层下方；以及虚设外延层，设置在虚设通道层下方，其中，虚设外延层的形状与单元外延层的形状不同。
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公开(公告)号：CN1971917B
公开(公告)日：2010-05-12
申请号：CN200610146422.5
申请日：2006-11-13
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/423 , H01L21/8247 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7881 , H01L27/115 , H01L27/11521 , H01L29/42324
Abstract: 一种非易失性存储器件可以包括：衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。
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公开(公告)号：CN111370417B
公开(公告)日：2024-07-19
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN112310094A
公开(公告)日：2021-02-02
申请号：CN202010648988.8
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体装置，包括：第一堆叠件组，其具有交替且重复地堆叠在衬底上的第一层间绝缘层和第一栅极层；以及第二堆叠件组，其包括交替且重复地堆叠在第一堆叠件组上的第二层间绝缘层和第二栅极层。分离结构穿过第一堆叠件组和第二堆叠件组，并包括第一分离区域和第二分离区域。竖直结构穿过第一堆叠件组和第二堆叠件组，并包括第一竖直区域和第二竖直区域。导电线电连接到第二堆叠件组上的竖直结构。第一竖直区域的上端与衬底的上表面之间的距离大于第一分离区域的上端与衬底的上表面之间的距离。
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公开(公告)号：CN111370417A
公开(公告)日：2020-07-03
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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