-
公开(公告)号：CN101425541B
公开(公告)日：2011-03-02
申请号：CN200810184257.1
申请日：2008-09-18
Applicant: 夏普株式会社
IPC: H01L29/78 , G02F1/133 , G02F1/1362
Abstract: 本发明提供一种半导体元件及采用该半导体元件的装置，通过以较低的电压进行高速的写入及擦除动作，且抑制重写劣化，以低成本提供存储窗大且可靠性高的存储器元件。存储器元件具有：设于绝缘衬底上的半导体层；为P型导电类型的第一扩散层区域及第二扩散层区域；将第一扩散层区域和第二扩散层区域之间的沟道区域覆盖并可从沟道区域注入电荷的电荷蓄积膜；隔着电荷蓄积膜位于沟道区域的相反侧的栅极电极。
-
公开(公告)号：CN103023339B
公开(公告)日：2015-06-17
申请号：CN201210353489.1
申请日：2012-09-21
Applicant: 夏普株式会社
CPC classification number: B60L8/003 , B60L15/007 , B60L50/51 , B60L53/22 , B60L58/20 , B60L2210/10 , H02J7/35 , H02M3/33592 , H02M3/3372 , Y02T10/645 , Y02T10/7005 , Y02T10/7066 , Y02T10/7072 , Y02T10/7083 , Y02T10/7216 , Y02T10/92 , Y02T90/127 , Y02T90/14
Abstract: 一种推挽电路，包括：推挽式的第一开关元件和第二开关元件；第一整流器元件；第三开关元件，用于将路径导通和切断，该路径从所述第一开关元件与电感负载之间的连接点开始，经过所述第一整流器元件，到达DC电源和所述电感负载的中心抽头之间的连接点；第二整流器元件；以及第四开关元件，用于将路径导通和切断，该路径从所述第二开关元件和所述电感负载之间的连接点开始，经过所述第二整流器元件，到达所述DC电源与所述电感负载的中心抽头之间的连接点。
-
公开(公告)号：CN101996597B
公开(公告)日：2013-11-13
申请号：CN201010247405.7
申请日：2010-08-05
Applicant: 夏普株式会社
Abstract: 本发明涉及显示装置、校正系统、作成装置、决定装置及其方法。将包括亮度不均区域的、或者将包括亮度不均区域及其周边区域的校正区域所含有的像素中的一部分像素选择作为调整校正像素，并使得对调整校正像素的灰阶值校正量与对该校正区域所含有的除调整校正像素以外的像素的灰阶值校正量不同，从而实现了类似于对校正区域内的所有像素的亮度值相同地仅校正了小于与显示用图像数据的1灰阶相当的亮度值(或，与显示用图像数据的小数部分不为0的灰阶值相当的亮度值)。由此能够确切地校正显示装置的亮度不均。
-
公开(公告)号：CN103023339A
公开(公告)日：2013-04-03
申请号：CN201210353489.1
申请日：2012-09-21
Applicant: 夏普株式会社
CPC classification number: B60L8/003 , B60L15/007 , B60L50/51 , B60L53/22 , B60L58/20 , B60L2210/10 , H02J7/35 , H02M3/33592 , H02M3/3372 , Y02T10/645 , Y02T10/7005 , Y02T10/7066 , Y02T10/7072 , Y02T10/7083 , Y02T10/7216 , Y02T10/92 , Y02T90/127 , Y02T90/14
Abstract: 一种推挽电路，包括：推挽式的第一开关元件和第二开关元件；第一整流器元件；第三开关元件，用于将路径导通和切断，该路径从所述第一开关元件与电感负载之间的连接点开始，经过所述第一整流器元件，到达DC电源和所述电感负载的中心抽头之间的连接点；第二整流器元件；以及第四开关元件，用于将路径导通和切断，该路径从所述第二开关元件和所述电感负载之间的连接点开始，经过所述第二整流器元件，到达所述DC电源与所述电感负载的中心抽头之间的连接点。
-
公开(公告)号：CN101847647B
公开(公告)日：2012-09-26
申请号：CN201010126413.6
申请日：2010-02-24
Applicant: 夏普株式会社
IPC: H01L27/24 , H01L21/822 , H01L45/00
CPC classification number: H01L27/249 , G11C13/0007 , G11C2013/0083 , G11C2213/32 , G11C2213/34 , G11C2213/71 , G11C2213/72 , G11C2213/77 , H01L27/0688 , H01L27/101 , H01L27/2409 , H01L27/2418 , H01L27/2436 , H01L27/2454 , H01L45/08 , H01L45/1226 , H01L45/146 , H01L45/1616
Abstract: 本发明提供具备大容量且能够廉价地制作的三维存储器单元阵列的非易失性半导体存储装置。在具备可变电阻元件的双端子型存储器单元的三维存储器单元阵列(1)中，在Z方向上邻接的存储器单元的各一端与分别在X及Y方向上配置多个，且在Z方向上延伸的中间选择线的一个连接，Z方向的相同位置的各存储器单元的另一端与在Z方向上配置多个的第三选择线的一个共通地连接，选择晶体管分别在X及Y方向上配置多个的二维阵列(2)与存储器单元阵列(1)在Z方向上邻接，在X方向上邻接的多个选择晶体管的栅与第一选择线共通地连接，在Y方向上邻接的多个选择晶体管的漏极与第二选择线共通地连接，多个选择晶体管的源极与中间选择线个别地连接，第一选择线与X解码器连接，第二选择线与Y解码器连接，第三选择线与Z解码器连接。
-
Patent Agency Ranking
公开(公告)号：CN101425541A
公开(公告)日：2009-05-06
申请号：CN200810184257.1
申请日：2008-09-18
Applicant: 夏普株式会社
IPC: H01L29/78 , G02F1/133 , G02F1/1362
Abstract: 本发明提供一种半导体元件及采用该半导体元件的装置，通过以较低的电压进行高速的写入及擦除动作，且抑制重写劣化，以低成本提供存储窗大且可靠性高的存储器元件。存储器元件具有：设于绝缘衬底上的半导体层；为P型导电类型的第一扩散层区域及第二扩散层区域；将第一扩散层区域和第二扩散层区域之间的沟道区域覆盖并可从沟道区域注入电荷的电荷蓄积膜；隔着电荷蓄积膜位于沟道区域的相反侧的栅极电极。
-
公开(公告)号：CN102969911B
公开(公告)日：2015-12-02
申请号：CN201210311940.3
申请日：2012-08-29
Applicant: 夏普株式会社
CPC classification number: H02M1/4225 , H02M3/1582 , H02M2001/4291 , H05B33/0815 , Y02B20/346 , Y02B70/126
Abstract: 一种电源电路及使用该电源电路的照明装置。本发明为了提供一种通过降低电压变换时的损耗，能抑制效率下降的电源电路，实现了功率因数改善电路，其特征在于，控制电路执行以下动作，即：输出使第1开关元件(Tr1)接通，使第2开关元件(Tr2)进行开关的控制信号的升压动作和输出使第2开关元件(Tr2)断开，使第1开关元件(Tr1)进行开关的控制信号的降压动作。
-
公开(公告)号：CN102637686B
公开(公告)日：2014-11-05
申请号：CN201210122173.1
申请日：2010-02-24
Applicant: 夏普株式会社
CPC classification number: H01L27/249 , G11C13/0007 , G11C2013/0083 , G11C2213/32 , G11C2213/34 , G11C2213/71 , G11C2213/72 , G11C2213/77 , H01L27/0688 , H01L27/101 , H01L27/2409 , H01L27/2418 , H01L27/2436 , H01L27/2454 , H01L45/08 , H01L45/1226 , H01L45/146 , H01L45/1616
Abstract: 本发明提供具备大容量且能够廉价地制作的三维存储器单元阵列的非易失性半导体存储装置。在具备可变电阻元件的双端子型存储器单元的三维存储器单元阵列(1)中，在Z方向上邻接的存储器单元的各一端与分别在X及Y方向上配置多个，且在Z方向上延伸的中间选择线的一个连接，Z方向的相同位置的各存储器单元的另一端与在Z方向上配置多个的第三选择线的一个共通地连接，选择晶体管分别在X及Y方向上配置多个的二维阵列(2)与存储器单元阵列(1)在Z方向上邻接，在X方向上邻接的多个选择晶体管的栅与第一选择线共通地连接，在Y方向上邻接的多个选择晶体管的漏极与第二选择线共通地连接，多个选择晶体管的源极与中间选择线个别地连接，第一选择线与X解码器连接，第二选择线与Y解码器连接，第三选择线与Z解码器连接。
-
公开(公告)号：CN102332300B
公开(公告)日：2014-10-29
申请号：CN201110138379.9
申请日：2011-05-26
Applicant: 夏普株式会社
CPC classification number: G11C7/12 , G11C8/08 , G11C13/0004 , G11C13/0007 , G11C13/0026 , G11C13/0069 , G11C2013/0071 , G11C2213/79 , G11C2213/82
Abstract: 本发明提供不使单元阵列面积增大且可抑制写入干扰的半导体存储装置。半导体存储装置具有：存储单元阵列（100），将多个存储单元排列成矩阵状，该存储单元将二端子型存储元件R和选择用晶体管Q串联连接；第一电压施加电路（101），向第一位线施加改写电压脉冲；第二电压施加电路（102），向第一位线及第二位线施加预充电电压，其中，在改写存储单元时，第二电压施加电路（102）预先将存储单元两端预充电为相同电压后，第一电压施加电路（101）经与选择用的晶体管直接连接的第一位线施加改写电压脉冲，并且第二电压施加电路（102）向与存储元件直接连接的第二位线施加该预充电电压。
-
公开(公告)号：CN102339636B
公开(公告)日：2014-04-30
申请号：CN201110198320.9
申请日：2011-07-15
Applicant: 夏普株式会社
CPC classification number: G11C13/0007 , G11C7/1048 , G11C7/12 , G11C13/0004 , G11C13/0026 , G11C13/0038 , G11C13/0069 , G11C2013/0071 , G11C2213/79 , G11C2213/82
Abstract: 本发明涉及半导体存储装置及其驱动方法。在具有存储元件的半导体存储装置的改写中，从公用线侧也施加电压脉冲，故无法高速动作。半导体存储装置具有：存储单元阵列（100），矩阵状排列多个将二端子型的存储元件R和选择用的晶体管Q串连而成的存储单元；第一电压施加电路（101），对位线施加改写电压脉冲；第二电压施加电路（102），对位线及公用线施加预充电电压，其中在存储单元改写时，第二电压施加电路（102）预先将存储单元两端预充电为同一电压后，第一电压施加电路（101）将改写电压脉冲经位线施加在改写对象的存储单元的一端，并且在施加该改写电压脉冲期间，维持第二电压施加电路（102）经公用线对该存储单元另一端施加该预充电电压。
-
-
-
-
-
-
-
-
-
Search Results
35
records
(took 0.039 seconds)
