公开(公告)号：CN119415475A

公开(公告)日：2025-02-11

申请号：CN202510026330.6

申请日：2025-01-08

Applicant: 安徽大学

Inventor： 蔺智挺 ,  杨洋 ,  赵强 ,  刘玉 ,  杨辉 ,  卢文娟 ,  彭春雨 ,  李志刚 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/544 ,  G11C11/412 ,  G11C11/418 ,  G11C11/419

Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。

公开(公告)号：CN119356639A

公开(公告)日：2025-01-24

申请号：CN202411920531.2

申请日：2024-12-25

Applicant: 安徽大学

Inventor： 刘玉 ,  李昊 ,  贺鑫 ,  蔺智挺 ,  吴秀龙 ,  李鑫 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  周永亮 ,  郝礼才 ,  胡薇 ,  李志刚

IPC: G06F7/53 ,  G06F7/544 ,  G06N3/045 ,  G06N3/065

Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。

公开(公告)号：CN119670672B

公开(公告)日：2025-04-29

申请号：CN202510180813.1

申请日：2025-02-19

Applicant: 安徽大学

Inventor： 朱明 ,  张欣欣 ,  廖媛 ,  檀志伟 ,  吴秀龙 ,  彭春雨 ,  李志刚

IPC: G06F30/392 ,  G06N3/0455 ,  G06N3/0464 ,  G06N3/048 ,  G06N3/082 ,  G06N3/092

Abstract: 本发明涉及集成电路布线技术领域，具体涉及基于深度强化学习和RSMT的集成电路布线方法、系统。本发明提出了改进型的电路布线模型来进行RES的求解，其在编码器中不仅引入了选择性卷积层，还融入了基于马卡龙变形层设计的特征处理层：前者实现了对多尺度特征的提取和动态融合，有效捕获点集的局部细节与多尺度特征，从而提高了模型对复杂点分布的适应能力，为解的构建提供更精确的特征表示；后者增加了残差路径和分层特征处理，进一步提升了解构建的全局优化能力，使得生成的解更精确，误差更低。本发明解决了现有REST法在特征表达能力、训练效率和大规模点集的适应性方面仍需改进的问题。

公开(公告)号：CN119415475B

公开(公告)日：2025-04-04

申请号：CN202510026330.6

申请日：2025-01-08

Applicant: 安徽大学

Inventor： 蔺智挺 ,  杨洋 ,  赵强 ,  刘玉 ,  杨辉 ,  卢文娟 ,  彭春雨 ,  李志刚 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/544 ,  G11C11/412 ,  G11C11/418 ,  G11C11/419

Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。

公开(公告)号：CN119692261A

公开(公告)日：2025-03-25

申请号：CN202510192343.0

申请日：2025-02-21

Applicant: 安徽大学

Inventor： 李鑫 ,  陈林涛 ,  余润儒 ,  戴成虎 ,  周永亮 ,  李志刚 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G06F30/32

Abstract: 本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。

公开(公告)号：CN119311635B

公开(公告)日：2025-03-18

申请号：CN202411864014.8

申请日：2024-12-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  张豪 ,  吴秀龙 ,  胡薇 ,  卢文娟 ,  赵强 ,  戴成虎 ,  彭春雨 ,  李志刚

IPC: G06F15/78

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。

公开(公告)号：CN119446218A

公开(公告)日：2025-02-14

申请号：CN202510019409.6

申请日：2025-01-07

Applicant: 安徽大学

Inventor： 蔺智挺 ,  龙淼 ,  戴成虎 ,  李鑫 ,  周永亮 ,  彭春雨 ,  李志刚 ,  吴秀龙 ,  胡薇 ,  卢文娟

IPC: G11C11/4097

Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。

公开(公告)号：CN119382707A

公开(公告)日：2025-01-28

申请号：CN202411958365.5

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 李鑫 ,  陈家琦 ,  王园阳 ,  潘震 ,  邢欣 ,  苗梦迪 ,  吕怡文 ,  周永亮 ,  戴成虎 ,  李志刚 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/34 ,  H03M1/10

Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及一种输入稀疏性自适应ADC电路及模块。本发明公开了一种输入稀疏性自适应ADC电路，包括：稀疏性检测电路部、稀疏性控制电路部、时序产生电路部、SAR‑ADC主电路部。本发明增加了对输入阵列的稀疏性检测，并能够检测出的阵列输入稀疏度，自适应地减少比较周期、缩短量化时间，从而实现在精度不变的情况下减小功耗浪费、提高量化效率。本发明解决了现有ADC处理阵列输入时存在冗余比较过程的问题。

公开(公告)号：CN119316742A

公开(公告)日：2025-01-14

申请号：CN202411485732.4

申请日：2024-10-23

Applicant: 安徽大学

Inventor： 赵强 ,  秦瑞 ,  徐寄涛 ,  王子鸣 ,  胡瑞桐 ,  李鑫 ,  戴成虎 ,  李志刚 ,  彭春雨 ,  吴秀龙

IPC: H04N25/772 ,  H04N25/78

Abstract: 本发明涉及CMOS图像传感器设计技术领域，具体涉及用于CIS的两步式差分全并行ADC电路、模块。本发明提供了用于CIS的两步式差分全并行ADC电路，包括：粗量化发生部、细量化发生部、比较器部、存储电容部、量化开关部、逻辑控制部、信号处理部、计数器部、加法器部。本发明采用两步式列级差分全并行处理，将11bit量化过程分解成并行的5bit粗量化和6bit细量化，能够有效缩短整体的量化时间，提高ADC的数据量化速率。本发明解决了传统SS ADC量化时间长、转换速度低从而限制CMOS图像传感器帧频的问题。

公开(公告)号：CN119299881A

公开(公告)日：2025-01-10

申请号：CN202411814242.4

申请日：2024-12-11

Applicant: 安徽大学

Inventor： 赵强 ,  徐寄涛 ,  李鑫 ,  李志刚 ,  强斌 ,  彭春雨 ,  吴秀龙 ,  蔺智挺

IPC: H04N25/78 ,  H04N25/616 ,  H04N25/709 ,  H04N25/571

Abstract: 本发明属于集成电路领域，具体涉及一种全局同步及局部异步的单斜ADC及CMOS图像传感器。其包括：时序控制电路、动态斜坡发生器、行判断模块、列读出电路和列判断模块。时序控制电路用于使得各像素单元在量化过程中的总转换时间保持一致。行判断模块用于确定自适应斜坡的摆幅范围；列读出电路结合各个阶段的量化结果生成最终的像素值；列判断模块用于在像素多采样量化阶段根据各个像素单元的全量程量化结果生成控制动态斜坡发生器和列读出电路的使能信号，必要时将电路关闭，以降低整体电路的功耗。本发明解决了现有的单斜ADC采用自适应相关多采样机制的情况下仍然存在的整体帧率差异较大的问题。