公开(公告)号：CN105280546B

公开(公告)日：2020-09-11

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN110010687A

公开(公告)日：2019-07-12

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN107546270A

公开(公告)日：2018-01-05

申请号：CN201710475891.X

申请日：2017-06-21

Applicant: 瑞萨电子株式会社

Inventor： 山下泰典 ,  新井耕一 ,  久田贤一

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7813 ,  H01L21/02164 ,  H01L21/02236 ,  H01L21/02255 ,  H01L21/02271 ,  H01L21/02529 ,  H01L21/049 ,  H01L21/31111 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1033 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/45 ,  H01L29/513 ,  H01L29/66068 ,  H01L29/66734

Abstract: 本发明提供一种半导体器件及其制造方法。在半导体器件中，在形成在沟槽的内壁上/上方的栅极绝缘膜中，使得形成为覆盖沟槽的角部的栅极绝缘膜的一部分的膜厚度比形成在沟槽的侧面上/上方的栅极绝缘膜部分的一部分的膜厚度更厚。

公开(公告)号：CN117410338A

公开(公告)日：2024-01-16

申请号：CN202311371926.7

申请日：2017-12-06

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

公开(公告)号：CN104183645B

公开(公告)日：2018-12-04

申请号：CN201410226200.9

申请日：2014-05-27

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明涉及垂直沟道式结型SiC功率FET及其制造方法。为了确保具有比基于硅的JFET低的杂质扩散率的基于SiC的JFET的性能，栅极深度被固定，同时精确地控制栅极区之间的距离，而不是通过对沟槽侧壁进行离子注入来形成栅极区。这意味着由栅极距离和栅极深度界定的沟道区应当具有高纵横比。此外，由于工艺限制，栅极区被形成于源极区之内。在源极区与栅极区之间形成高度掺杂的PN结会导致各种问题，例如，不可避免的结电流增大。另外，对于终止结构的形成，能量显著高的离子注入已成为必要。在本发明中，提供了具有在源极区下方且与其分离的且在栅极区之间的浮置栅极区的垂直沟道式SiC功率JFET。

公开(公告)号：CN108231895A

公开(公告)日：2018-06-29

申请号：CN201711276325.2

申请日：2017-12-06

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

公开(公告)号：CN105489653A

公开(公告)日：2016-04-13

申请号：CN201510626949.7

申请日：2015-09-28

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  久田贤一

IPC: H01L29/78 ,  H01L29/24 ,  H01L29/10 ,  H01L29/423

Abstract: 本发明涉及半导体器件及其制造方法。在具有沟槽型MOS栅结构的碳化硅半导体器件中，本发明能抑制操作特性改变。在沟槽形成之后，通过实施将p型杂质倾斜离子注入到由具有彼此不同的注入能量的离子注入两次以上而形成的p-型体层中，来形成在沟槽的侧壁部在深度方向上具有均匀杂质浓度分布的p型沟道层。此外，当通过倾斜离子注入形成p型沟道层时，虽然p型杂质也引入到沟槽的底部的n-型漂移层中，但是通过在p-型体层和n-型漂移层之间形成具有杂质浓度高于p型沟道层、p-型体层以及n-型漂移层的n型层来规定沟道长度。通过这些措施，能抑制操作特性改变。

公开(公告)号：CN105280546A

公开(公告)日：2016-01-27

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。