公开(公告)号：CN110010687A

公开(公告)日：2019-07-12

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN102623318B

公开(公告)日：2016-03-09

申请号：CN201210021149.9

申请日：2012-01-31

Applicant: 瑞萨电子株式会社

Inventor： 町田信夫 ,  新井耕一

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/66068

Abstract: 本公开涉及半导体器件及其制造方法。在基于SiC的MISFET及其制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。根据本发明，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。

公开(公告)号：CN110098258B

公开(公告)日：2024-10-01

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN110010687B

公开(公告)日：2024-01-05

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN117525150A

公开(公告)日：2024-02-06

申请号：CN202311759387.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN110098258A

公开(公告)日：2019-08-06

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN102623318A

公开(公告)日：2012-08-01

申请号：CN201210021149.9

申请日：2012-01-31

Applicant: 瑞萨电子株式会社

Inventor： 町田信夫 ,  新井耕一

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/66068

Abstract: 本公开涉及半导体器件及其制造方法。在基于SiC的MISFET及其制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。根据本发明，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。