公开(公告)号：KR1020000073026A

公开(公告)日：2000-12-05

申请号：KR1019990016043

申请日：1999-05-04

Applicant: 삼성전자주식회사

Inventor： 강근순

IPC: H03M1/34

CPC classification number: H03M1/34 ,  H03M1/08 ,  H03M2201/64

Abstract: PURPOSE: A latch comparator of an analog-digital converter is provided, which reduces variations in voltages of the drains of MOS transistors constituting a switch circuit to decrease noise generated due to variations in the voltages between the drains and gates of the MOS transistors. CONSTITUTION: A latch comparator of an analog-digital converter includes a comparator, a control signal generator and a latch comparator. The latch comparator(300) has an output driving circuit(310), a switch circuit(320) and a discharge circuit(330). The output driving circuit maintains the voltages of output ports at the same level under the control of a first control signal from the control signal generator during a reset operation and outputs complementary first and second digital signals according to a switching result of the switch circuit during a comparison operation. The switch circuit includes first and second MOS transistors and transmits charges from the output driving circuit to the discharge circuit under the control of first and second analog signals from the comparator. The discharge circuit discharges the charges to ground voltage during the reset and comparison operations under the control of the first and second control signals.

Abstract translation: 目的：提供模数转换器的锁存比较器，其减小构成开关电路的MOS晶体管的漏极的电压变化，以降低由于MOS晶体管的漏极和栅极之间的电压变化而产生的噪声。 构成：模拟数字转换器的锁存比较器包括比较器，控制信号发生器和锁存比较器。 锁存比较器（300）具有输出驱动电路（310），开关电路（320）和放电电路（330）。 输出驱动电路在复位操作期间，在来自控制信号发生器的第一控制信号的控制下，将输出端口的电压维持在相同的电平，并根据开关电路的切换结果输出互补的第一和第二数字信号 比较操作。 开关电路包括第一和第二MOS晶体管，并且在来自比较器的第一和第二模拟信号的控制下将电荷从输出驱动电路传输到放电电路。 在第一和第二控制信号的控制下，放电电路在复位和比较操作期间将电荷放电至接地电压。

公开(公告)号：KR100219553B1

公开(公告)日：1999-09-01

申请号：KR1019960040690

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  손한웅 ,  송민규

IPC: H03M1/00

Abstract: 아날로그/디지탈 변환기가 개시된다. 그 변환기는, 기준 전압과 공급 전압 사이에 직렬로 연결되는 저항열과, 적어도 하나 이상의 비교기들 및 입력한 비교기들의 출력을 논리조합하여 디지탈 신호를 출력하는 디지탈 논리 회로를 구비하고, 각 비교기는 양의 입력단자로 입력한 아날로그 신호의 크기에 상응하여 변하는 출력 임피던스를 갖는 트랜지스터들을 이용하여 크기를, 음의 입력단자로 입력되는 저항열에서 서로 인접하여 연결된 저항들 사이에 비교 기준 전압의 레벨과 비교하고, 비교된 결과를 출력하는 것을 특징으로 하고, 트랜지스터의 출력 임피던스를 이용한 비교기를 사용하여, 각 비교기에서 소비되는 정적인 전류(bias current)를 억제함으로서, 전력을 적게 소모하고, 집적회로로 구현시 칩의 면적을 줄이는 효과가 있다.

公开(公告)号：KR100195869B1

公开(公告)日：1999-06-15

申请号：KR1019960066819

申请日：1996-12-17

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  김흥동 ,  문경태

IPC: G06F1/26

Abstract: 본 발명은 기하평균 발생회로에 관한 것으로서, 더 구체적으로는 외부로부터 인가되는 소정 전압에 대응되는 기하평균 전류( )를 얻기 위한 기하평균 발생회로에 관한 것으로서, 본 발명에 의하면, 원하는 출력신호를 얻기 위한 동작 속도를 향상시킬 뿐만아니라 회로 자체에 의해 점유되는 단면적을 감소시키기 위한 기하평균 발생회로에 관한 것으로써, 본 발명에 따른 기하평균 발생회로는 구동전압을 얻기위한 샘플링 과정없이 연속적으로 동작하기 때문에 샘플링 과정시 발생하였던 에러 전압이 발생하지 않는다. 그리고, 샘플링 과정이 없기 때문에 에러 전압을 줄이기 위해 제 1 및 제 2 전류미러들의 제 1 및 제 3 NMOS 트랜지스터들의 사이즈를 크게 할 필요가 없을 뿐만아니라, 샘플링시 필요한 스위치들 대신 단순한 저항(R)을 이용하여 정확한 구동전압을 얻을 수 있다. 따라서, 원하는 기하평균전류를 얻기위한 동작 속도가 향상될 뿐만아니라, 회로 자체의 면적이 감소한다. 아울러, 정확한 출력전류

公开(公告)号：KR100175279B1

公开(公告)日：1999-04-01

申请号：KR1019960010133

申请日：1996-04-04

Applicant: 삼성전자주식회사

Inventor： 김성원 ,  송민규 ,  조율호 ,  강근순

IPC: G11C7/00

CPC classification number: H03K19/00361

Abstract: 본 발명은 종래와 동일한 출력구동신호의 출력시간과 구동능력을 갖으면서 입력에 대한 출력 구형파의 에지부분을 라운딩시켜 스위칭전류의 스파이크 크기를 감소시키고, 이에 따라 스위칭 잡음을 감소시킬 수 있는 CMOS 출력버퍼회로에 관한 것이다.
본 발명은 입력단에 인가되는 입력신호에 따라서 출력단에 연결된 출력패드를 구동시켜 주기 위한 출력구동신호를 발생하는 CMOS 출력버퍼회로에 있어서, 입력단에 인가되는 입력신호와 인에이블단자에 인가되는 인에이블신호를 입력하여 각각 제1초기구동신호와 제2초기구동신호를 발생하는 입력부와, 상기 입력부로부터 출력되는 제1초기구동신호와 출력구동신호를 입력하여 다수의 제1순차구동신호 및 다수의 제2순차구동신호를 순차적으로 소정시간마다 발생하는 콘트롤부와, 상기 입력부로부터 인가되는 제1초기구동신호 및 제2초기구동신호에 의해 초기구동되고, 상기 콘드롤부로부터 순차적으로 소정시간마다 각각 인가되는 다수의 제1 및 제2순차구동신호에 의해 순차구동되어 출력구동신호를 발생하는 메인 버퍼부를 포함한다.

公开(公告)号：KR100175055B1

公开(公告)日：1999-04-01

申请号：KR1019960016262

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 송민규 ,  홍성열 ,  손한웅 ,  강근순

IPC: H03K19/00

Abstract: 본 발명은 디지탈 논리회로를 위한 레벨 복원 회로를 공개한다.
레벨이 감쇄된 채 디지탈 논리회로로부터 출력되는 상보적인 제1출력 및 제2출력의 감쇄된 레벨을 복원하여 출력하는 그 회로는, 제1출력을 입력하여 반전하고, 반전된 제1출력을 제2출력의 레벨 복원된 신호로서 출력하는 제1인버터와, 제2출력을 입력하여 반전하고, 반전된 제2출력을 제1출력의 레벨 복원된 신호로서 출력하는 제2인버터와, 제1출력에 응답하여 제1인버터의 출력을 제2인버터의 입력에 전달하는 제1전달수단 및 제2출력에 응답하여 제2인버터의 출력을 제1인버터의 입력에 전달하는 제2전달수단을 구비하는 것을 특징으로 하고, 전력*지연시간*면적의 값이 종래의 어느 레벨 복원 회로보다 적은 효과가 있다.

公开(公告)号：KR100149602B1

公开(公告)日：1998-12-15

申请号：KR1019950033744

申请日：1995-10-02

Applicant: 삼성전자주식회사

Inventor： 강근순

IPC: H03H7/00

Abstract: 본 발명은 광대역폭을 갖는 감쇄기 회로에 관한 것으로서, 종래의 감쇄기 회로에서는 입력신호를 감쇄하는 제1, 제2감쇄부에서 항상 단위 이득 피드백을 갖기 때문에 광대역 감쇄기로 사용할 경우 오피앰프가 발진할 수 있는 문제점이 있었다.
따라서 본 발명에서는 이러한 문제점을 개선하기 위하여 제1, 제2감쇄부에 있는 단위 이득 피드백을 갖는 제1, 제2오피앰프의 피드백단자에 저항을 삽입하여 오피앰프의 안정성을 향상시키고 광대역의 아날로그 입력신호를 처리할 수 있도록 하였다.

公开(公告)号：KR1019980021743A

公开(公告)日：1998-06-25

申请号：KR1019960040690

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  손한웅 ,  송민규

IPC: H03M1/00

Abstract: 아날로그/디지탈 변환기가 개시된다. 그 변환기는, 기준 전압과 공급 전압 사이에 직렬로 연결되는 저항열과, 적어도 하나 이상의 비교기들 및 입력한 비교기들의 출력을 논리조합하여 디지탈 신호를 출력하는 디지탈 논리 회로를 구비하고, 각 비교기는 양의 입력단자로 입력한 아날로그 신호의 크기에 상응하여 변하는 출력 임피던스를 갖는 트랜지스터들을 이용하여 크기를, 음의 입력단자로 입력되는 저항열에서 서로 인접하여 연결된 저항들 사이에 비교 기준 전압의 레벨과 비교하고, 비교된 결과를 출력하는 것을 특징으로 하고, 트랜지스터의 출력 임피던스를 이용한 비교기를 사용하여, 각 비교기에서 소비되는 정적인 전류(bias current)를 억제함으로서, 전력을 적게 소모하고, 집적회로로 구현시 칩의 면적을 줄이는 효과가 있다.

公开(公告)号：KR1019960039650A

公开(公告)日：1996-11-25

申请号：KR1019950008987

申请日：1995-04-17

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  최명준

IPC: H03L7/00

Abstract: 이 발명은 승산 디지탈-아날로그 변환기를 위상 검출회로로 이용한 위상 동기 루프에 관한 것으로, 디지탈 코드화된 정현파 신호를 입력받아 궤환되어 입력되는 신호와 비교하여 두 신호의 위상차를 검출하고, 검출된 신호를 아날로그 신호로 변환하여 출력하는 승산 디지탈-아날로그 변환수단과, 상기 승산 디지탈-아날로그 변환수단으로부터 출력되는 신호를 입력받아 그에 해당하는 전압의 크기로 변환시키는 필터수단과; 상기 필터 수단의 전압 증감에 따라 해당하는 만큼 주파수를 변환시켜 출력하는 전압제어 발진수단과, 상기 전압제어 발진수단으로부터 출력되는 신호를 일정배 분주하여 상기 승산 디지탈-아날로그 변환수단으로 궤환시키는 분주수단으로 이루어져 있으며, 위상 검출회로를 구성하는데에 있어서 승산 디지탈-아날로그 변환기를 이용함으로써, 에러 전류의 유입에 의한 오동작 발생을 억제하고, 회로를 간단히 구성하여 전체 회로의 크기를 줄이고 소비 전력을 최소화한 승산 디지탈-아날로그 변환기를 위상 검출회로로 이용한 위상 동기 루프에 관한 것이다.

公开(公告)号：KR1019960032131A

公开(公告)日：1996-09-17

申请号：KR1019950003705

申请日：1995-02-24

Applicant: 삼성전자주식회사

Inventor： 최명준 ,  강근순

IPC: G05F1/10

Abstract: 이 발명은 자동조정되는 전류원(Auto-Calibrating Current Source)에 관한 것으로, 외부 저항소자를 사용하지 않고도 기준 주파수 클릭(Reference Frequency Clock)과 기준 커패시터(Reference Capacitor)를 이용하여 정확한 값의 전류를 얻을수 있는 자동 조정되는 전류원에 관한 것이다.

公开(公告)号：KR1019960008461B1

公开(公告)日：1996-06-26

申请号：KR1019940000965

申请日：1994-01-19

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  이성호

IPC: H03M1/12

Abstract: a first step reference voltage generator (21) which generates voltage below reference voltage; a second step reference voltage generator (23) which generates voltage above reference voltage; a first step or coarse conversion block (10) which has plural A/D converters (10-1,10-2,etc) digitalizing an analog input signal (Ain); a first step latch block (20) which latches the output of the first step or coarse conversion block (10); a first step encoder (26) which outputs the first step digital signal of K bit by encoding the output of the latch block (20); a D/A converter (22') which outputs the digital-analog conversion signal; a first subtract block (24) which subtracts the digital-analog conversion signal from the analog input signal (Ain); a second subtract block (24-1) which subtracts the digital-analog conversion signal above the encoding level by one from the analog input signal (Ain); a third subtract block (24-2) which subtracts the digital-analog conversion signal below the encoding level by one from the analog input signal (Ain); a second step or fine conversion block (30) which has plural A/D converters (30-1,30-2,etc) digitalizing the output of the first subtract block (24); a first extended fine conversion block (40) which has plural A/D converters (40-1,40-2,etc) digitalizing the output of the second subtract block (24); a second extended fine conversion block (50) which has plural A/D converters (50-1,50-2,etc) digitalizing the output of the third subtract block (24); a second step latch block which latches the output of the fine conversion blocks (30,40,50); a second step encoder (27) which outputs the second step digital signal of L bit; a compensator (60) which outputs the first step digital signal by compensating the output of the first step encoder (26); a digital signal combining block (28) which outputs the digital signal of N bit.

Abstract translation: 产生低于参考电压的电压的第一步参考电压发生器（21）; 产生高于参考电压的电压的第二步参考电压发生器（23）; 具有对模拟输入信号（Ain）进行数字化的多个A / D转换器（10-1,10-2等）的第一级或粗转换块（10）; 锁存第一级或粗转换块（10）的输出的第一级锁存块（20）; 通过对锁存块（20）的输出进行编码来输出K位的第一步数字信号的第一级编码器（26）; 输出数模转换信号的D / A转换器（22'）; 从模拟输入信号（Ain）中减去数模转换信号的第一减法模块（24）; 第二减法块（24-1），其从所述模拟输入信号（Ain）中减去所述编码电平之上的数字模拟转换信号1。 第三减法块（24-2），其从模拟输入信号（Ain）中将编码电平以下的数模转换信号减去1; 具有数字化第一减法块（24）的输出的多个A / D转换器（30-1,30-2等）的第二级或精细转换块（30）; 具有数字化第二减法块（24）的输出的多个A / D转换器（40-1,40-2等）的第一扩展精细转换块（40） 具有数字化第三减法块（24）的输出的多个A / D转换器（50-1,50-2等）的第二扩展精细转换块（50）; 锁存精细转换块（30,40,50）的输出的第二级锁存块; 输出L位的第二步数字信号的第二级编码器（27） 补偿器（60），通过补偿第一级编码器（26）的输出来输出第一级数字信号; 输出N位数字信号的数字信号组合块（28）。