公开(公告)号：KR1020060018553A

公开(公告)日：2006-03-02

申请号：KR1020040066962

申请日：2004-08-25

Applicant: 삼성전자주식회사

Inventor： 윤재철 ,  유승빈 ,  송민규 ,  고경준 ,  김상규

IPC: H03F1/30

CPC classification number: H03K5/2481

Abstract: 기준 전압 흔들림 보상 회로는 기준 전압 신호를 통과시키는 전송 게이트와 상기 전송 게이트를 통과한 기준 전압과 입력 전압의 차이를 증폭하는 증폭기를 포함한다. 상기 전송 게이트는 항상 턴온되어 상기 기준 전압 신호를 통과시킨다. 상기 전송 게이트는 제1 직류 전원 전압에 결합된 제1 선택 단자 및 제2 직류 전원 전압에 결합된 제2 선택 단자를 포함한다. NMOS 트랜지스터와 PMOS 트랜지스터 쌍으로 이루어진 전송 게이트의 기생 커패시턴스를 이용하여 프리 엠프 또는 비교기의 기준 전압의 흔들림을 줄일 수 있다.

公开(公告)号：KR1020010019351A

公开(公告)日：2001-03-15

申请号：KR1019990035706

申请日：1999-08-26

Applicant: 삼성전자주식회사

Inventor： 이영철 ,  송민규 ,  표정렬 ,  정재훈

IPC: G06F7/50

Abstract: PURPOSE: An encoder of a multiplier is provided to enable each encoder cell and partial cell to output partial data, from a result of the multiplier of a multiplier number by a multiplicand number, within a 4 stage gate delay time so that it can enhance a speed of the multiplier and reduce component numbers. CONSTITUTION: The multiplier comprises an encoding unit and a partial product generation unit. The encoding unit, including a plurality of encoders, outputs a plurality of operators(0X, X, 2X, S) encoding multiplier data(Y0, Y1,..., Yn-1, Yn). The partial product generation unit, including a plurality of partial cells, outputs partial data(PPk1, PPk2, ..., PPkn-1, PPkn) in response to the operators(0X, X, 2X, S) and multiplicand data(X0, X1,.., Xn-1, Xn). The encoder includes exclusive NOR gates and NAND gates outputting combination signals, and inverters inverting the combination signals.

Abstract translation: 目的：提供乘法器的编码器，使得每个编码器单元和部分单元能够在4级门限延迟时间内从乘法器乘数乘以乘数得到部分数据，从而可以增强一个 乘数的速度并减少组件数。 构成：乘法器包括编码单元和部分乘积生成单元。 包括多个编码器的编码单元输出编码乘法器数据（Y0，Y1，...，Yn-1，Yn）的多个运算符（0X，X，2X，S）。 响应于运算符（0X，X，2X，S）和被乘数数据（X0），包括多个部分单元的部分乘积生成单元输出部分数据（PPk1，PPk2，...，PPkn-1，PPkn） ，X1，...，Xn-1，Xn）。 编码器包括异或非门和NAND门输出组合信号，反相器反转组合信号。

公开(公告)号：KR100207509B1

公开(公告)日：1999-07-15

申请号：KR1019960046335

申请日：1996-10-16

Applicant: 삼성전자주식회사

Inventor： 남재욱 ,  염왕섭 ,  송민규

IPC: H03B19/00

Abstract: 본 발명은 주파수 체배기에 관한 것으로서, 특히 입력 신호에 대하여 항상 일정한 위상 변화 특성을 갖는 FIR 필터를 이용하여 안정된 주파수 체배를 하기 위한 FIR 필터를 이용한 안정화 체배기에 관한 것이다.
본 발명에 의한 FIR 필터를 이용한 안정화 체배기는 입력되는 디지털 신호의 위상을 90
0 지연시키기 위한 FIR 필터 및 상기 디지털 입력 신호와 90
0 지연된 입력 신호를 논리적으로 연산하여 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부를 포함함을 특징으로 한다.
본 발명에 의하면 위상을 90
0 지연시키기 위하여 FIR 필터를 이용함으로써, 공정의 변화에도 불구하고 정확한 2체배의 주파수 출력 및 출력 신호 파형의 듀티가 50%인 안정된 특성의 출력을 얻을 수 있는 효과가 있다.

公开(公告)号：KR100182006B1

公开(公告)日：1999-04-15

申请号：KR1019950040800

申请日：1995-11-10

Applicant: 삼성전자주식회사

Inventor： 송민규

IPC: G02F1/136 ,  H01L29/786

CPC classification number: H01L23/5222 ,  H01L2924/0002 ,  Y10S257/923 ,  H01L2924/00

Abstract: 몰드 컴파운드로 인해 금속배선의 기생용량이 증가되는 것을 막을 수 있도록 한 반도체 패키지 장치가 제공된다. 본 발명에서 제시된 반도체 패키지 장치는 리드 프레임과; 상기 리드 프레임 상에 부착되며, 복수의 금속배선이 구비된 절연기판 상에 보호막이 적층된 구조를 갖는 반도체 다이와; 상기 리드 프레임의 리드와 상기 반도체 다이의 본딩 패드를 연결하는 금속 와이어; 및 상기 반도체 다이와 상기 금속 와이어를 외부 환경으로부터 보호하기 위하여 이들을 봉지하는 몰드 컴파운드로 이루어진 반도체 패키지 장치에 있어서, 상기 보호막이 상기 금속배선들 사이에 만들어지는 골 형상의 공간 내에 상기 몰드 컴파운드가 채워지지 않을 정도의 충분한 두께를 가지도록 형성된 것을 특징으로 한다. 그 결과, 금속배선과 금속배선 사이에 채워지는 몰드 컴파운드의 양이 줄어든 효과를 얻을 수 있게 되므로, 코스트 상승없이도 용이하게 금속배선 간의 기생용량이 증가되는 것을 막을 수 있게 되어 고신뢰성의 반도체 패키지 장치를 구현할 수 있게 된다.

公开(公告)号：KR100175054B1

公开(公告)日：1999-04-01

申请号：KR1019960016260

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 송민규 ,  강근순

IPC: H03K21/00

Abstract: 본 발명은 고속 동작을 하면서도 저전력 소비가 가능한 에너지절약형 패스 트랜지스터 로직을 이용한 직렬카운터용 셀 및 직렬카운터에 관한 것으로서, 본 발명은 에너지절약형 패스 트랜지스터 로직을 이용한 레벨복구블럭으로 되어 있는 출력부와, 에너지절약형 패스 트랜지스터 로직을 이용한 레벨복구블럭으로 되어 있는 출력유지부와, 리세트펄스를 입력하여 상기 출력부와 상기 출력유지부를 리세트시키기 위한 리세트부와, 클럭펄스에 따라 입력되는 신호의 상기 출력부로의 공급을 단속제어하고, 반전클럭펄스에 따라 상기 출력부에서 출력되는 신호의 상기 출력유지부로의 공급을 단속제어하기 위한 신호단속제어부와, 상기 출력유지부의 비반전, 반전출력을 입력되는 제1제어신호 및 제1반전제어신호에 따라 상기 신호단속제어부에 인가하 기 위한 궤환제어부 및 상기 출력유지부의 비반전출력과 상기 제1제어신호, 상기 출력유지부의 반전출력과 상기 제1반전제어신호를 입력하여 각각 제2제어신호와 제2반전제어신호를 출력하기 위한 제어신호 출력부를 포함하여 고속동작이 가능하면서도 저전력을 소비하는 이점이 있다.

公开(公告)号：KR1019980021738A

公开(公告)日：1998-06-25

申请号：KR1019960040685

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  조율호 ,  송민규 ,  김성원

IPC: G06F7/52

Abstract: 본 발명은 54 1* 54 곱셈기에 관한 것으로서, 더 상세하게는 9-2 압축기와 6-2 압축기를 적절하게 조합함으로써 곱셈기에서의 데이터 처리지연시간을 감소시킨 54 1* 54 곱셈기에 관한 것이다. 이를 위한 본 발명은, 54 비트의 승수와 54 비트의 피승수를 곱셈하여 소정의 결과를 획득하는 54 1* 54 곱셈기에 있어서, 부스(booth) 알고리즘을 통해 얻은 27개의 부분적에서 9비트의 데이터를 입력받아 합(sum) 비트와 캐리 비트의 2비트로 데이터를 압축하는 9-2 압축수단과, 6비트의 데이터를 입력받아 합 비트와 캐리 비트의 2비트로 데이터를 압축하는 6-2 압축수단을 포함하여 된 것을 특징한다. 이로써, 본 발명에 따른 54 1* 54 곱셈기는, 12개의 XOR 회로가 요구되는 종래의 4-2 압축기를 이용하는 대신에 9-2 압축기와 6-2 압축기를 적절하게 조합함으로써 종래보다 최소한 2개의 XOR 회로 지연시간을 감축시킬 수 있는 이점을 제공한다.

公开(公告)号：KR1019980020762A

公开(公告)日：1998-06-25

申请号：KR1019960039358

申请日：1996-09-11

Applicant: 삼성전자주식회사

Inventor： 송민규 ,  김성원

IPC: G06F7/06

Abstract: 본 발명은 54 1* 54 곱셈기에 관한 것으로서, 피승수의 비트값이 1이면 승수의 비트값을 그대로 출력하고, 피승수의 비트값이 0이면 비트값 0을 출력하여, 54비트로 구성된 54개의 수직데이타를 생성하는 인코딩수단; 상기 인코딩수단에서 출력되는 각 수직데이타에 대하여 연산하여 합신호 및 캐리신호를 생성하는 54개의 압축수단; 및 상기 캐리신호들의 전파와 함께 상기 합신호들을 합하여 곱셈결과를 발생하는 가산수단을 구비하고, 상기 압축수단들 중 제n번째(여기서, n=1,2, ..., 54) 압축수단은, 제n번째 수직데이타들 중 9비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 6개의 9-2압축수단; 상기 9-2압축수단에서 출력되는 12비트들 중 6비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 2개의 6-2압축수단; 및 상기 6-2압축수단에서 출력되는 4비트들이 입력되어, 합신호와 캐리신호로 압축된 최종 합신호와 캐리신호를 생성하는 4-2압축수단을 포함함을 특징으로 하여, 비트 수가 많은 수들에 대한 곱셈 연산 속도를 보다 향상시킬 수 있다.

公开(公告)号：KR1019980014163A

公开(公告)日：1998-05-15

申请号：KR1019960033019

申请日：1996-08-08

Applicant: 삼성전자주식회사

Inventor： 염왕섭 ,  송민규 ,  남재욱

IPC: H03M1/00

Abstract: 본 발명은 입력데이타에 대해서만 감쇠이득을 제어하는 디지탈 오디오 시스템의 디지탈-아날로그 변환기를 개시한다.
본 발명의 디지탈 오디오 시스템의 디지탈-아날로그 변환기는 디지탈 오디오 데이타를 데이타버스에 싣는 입력 인터페이스부; 디지탈 오디오 데이타를 저장하는 데이타램; 데이타램의 어드레스를 지정하는 어드레스 디코더; 필터계수가 저장된 계수롬; 필터계수를 입력받아 마이콤의 제어신호에 따라서 크기를 제어하는 감쇠기; 데이타램의 출력과 감쇠기의 출력을 곱하는 승산기; 승산기의 출력을 누적하여 절단하는 누적기; 및 누적기의 출력을 데이타버스에 실어줌과 동시에 외부로 출력하는 출력인터페이스부를 포함한다.
따라서, 본 발명은 디지탈 필터에 입력되는 데이타에 대해서만 이득을 감쇠시킴으로써 신호처리의 횟수가 감소되는 잇점이 있다. 또한, 복수개 디지탈 오디오 데이타의 이득을 감쇠시킬 경우 데이타램의 입출력 데이타를 시분할하여 각 단계별로 제어함으로써 크기를 소형화할 수 있다.

公开(公告)号：KR102170619B1

公开(公告)日：2020-10-28

申请号：KR1020140082867

申请日：2014-07-03

Applicant: 삼성전자주식회사 ,  동국대학교 산학협력단

Inventor： 김대윤 ,  배재영 ,  송민규 ,  박재정

IPC: H04N5/374

公开(公告)号：KR1020130070190A

公开(公告)日：2013-06-27

申请号：KR1020110137397

申请日：2011-12-19

Applicant: 삼성전자주식회사

Inventor： 유진혁 ,  송민규

IPC: H02M3/155

CPC classification number: G05F1/618 ,  H02M3/1588 ,  H02M2001/0035 ,  Y02B70/1466 ,  Y02B70/16

Abstract: PURPOSE: A buck converter having a pulse skipping mode and a control method thereof are provided to prevent unnecessary power transmission, thereby improving the efficiency of the converter. CONSTITUTION: A buck converter having a pulse skipping mode includes a switching part (120), a pulse width modulation (PWM) control part (160), and a control signal generating part (150). The switching part connects or disconnects a power terminal and a load terminal. The PWM control part provides a PWM signal. The PWM signal controls the switching part. The control signal generating part includes a first and a second control signal. The first control signal controls the PWM signal.

Abstract translation: 目的：提供具有脉冲跳跃模式的降压转换器及其控制方法，以防止不必要的电力传输，从而提高转换器的效率。 构成：具有脉冲跳跃模式的降压转换器包括开关部分（120），脉宽调制（PWM）控制部分（160）和控制信号产生部分（150）。 开关部分连接或断开电源端子和负载端子。 PWM控制部分提供PWM信号。 PWM信号控制开关部分。 控制信号产生部分包括第一和第二控制信号。 第一控制信号控制PWM信号。