公开(公告)号：KR1019990030764A

公开(公告)日：1999-05-06

申请号：KR1019970051162

申请日：1997-10-06

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/06

Abstract: 본 발명은 ESD를 개선하기 위한 반도체 소자의 제조방법에 관한 것으로서, P를 게이트 전극 패턴 외측벽에 형성된 산화막 스페이서 하부에 이온주입하는 간단한 방법으로 소스/드레인 영역을 정의하는 불순물 분포를 고르게 함으로써 정션 캐패시턴스를 줄이고, ESD를 개선할 수 있는 효과가 있다.

公开(公告)号：KR1019980012407A

公开(公告)日：1998-04-30

申请号：KR1019960028812

申请日：1996-07-16

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/04

公开(公告)号：KR1019970053970A

公开(公告)日：1997-07-31

申请号：KR1019950068220

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/10

Abstract: 본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 보호 소자에 관한 것이다. 본 발명에서는 종래의 SCR(silicon controlled rectifier) 구조에서 기판과 n 영역의 접합면에 n
+ 드레인 탭(drain-tap)을 두어 트리거 전압을 낮춘 LVTSCR(low voltage trigger SCR)에서 캐소드(cathode)를 깊게 형성한다. 이렇게 함으로써 (-) 전압에 대해서도 효율적으로 방전할 수 있다.

公开(公告)号：KR1019970024152A

公开(公告)日：1997-05-30

申请号：KR1019950037099

申请日：1995-10-25

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/04

Abstract: 본 발명은 고내압 PMOS를 이용한 정전기 보호 회로에 관한 것으로서, 소스와 게이트가 일반 전원 전압에 연결되고, 드레인이 본딩 패드를 통해 접지 전압(또는 입/출력단)에 연결된 저내압 PMOS 트랜지스터와; 소스가 본딩 패드를 통해 접지 전압(또는 입/출력단)에 연결되고, 게이트가 일반 전원 전압에 연결되며, 드레인이 전원단 중에서 가장 낮은 전압에 연결된 고내압 PMOS 트랜지스터로 이루어져서, 전원단(또는 입/출력단)에 인가되는 정전기를 내부회로의 손상없이 방전시킬 수 있으며, 공정개발에도 편리한 고내압 PMOS를 이용한 정전기 보호회로에 관한 것이다.

公开(公告)号：KR1019960016483B1

公开(公告)日：1996-12-12

申请号：KR1019930016781

申请日：1993-08-27

Applicant: 삼성전자주식회사

Inventor： 권규형 ,  박길서

IPC: H01L27/04

Abstract: a P-type or an N-type semiconductor substrate(11) having a circuit region; more than one P-type wells(13,15) or N- type wells(14,16) formed on the semiconductor substrate(11); p+ regions(21) or n+ regions(19,20) which are the source/drain of the semiconductor substrate, being formed on the well regions; a gate(18) formed on top of the well region(14,15); an electrode connection means formed on top of the p+ regions and the n+ regions; and a pad means(30) connected to one of the n+ regions(20).

Abstract translation: 具有电路区域的P型或N型半导体衬底（11）; 形成在半导体衬底（11）上的多于一个的P型阱（13,15）或N型阱（14,16）; 作为半导体衬底的源极/漏极的p +区域（21）或n +区域（19,20）形成在阱区上; 形成在所述阱区域（14,15）的顶部上的栅极（18）; 形成在p +区域和n +区域的顶部上的电极连接装置; 以及连接到所述n +区域（20）之一的垫装置（30）。

公开(公告)号：KR100444013B1

公开(公告)日：2004-11-03

申请号：KR1019970017810

申请日：1997-05-09

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: G11C19/14

Abstract: PURPOSE: An active resistive device of a semiconductor integrated circuit provided with an electrostatic protection function is provided to improve the reliability of the products by not directly connecting the input terminal to the drain of the active resistive device through the inverter. CONSTITUTION: An active resistive device of a semiconductor integrated circuit provided with an electrostatic protection function includes a metal oxide semiconductor(MOS) transistor(MN1) and a plurality of complementary metal oxide semiconductor(CMOS) inverters(INV1,INV2,INV3). The MOS transistor is provided with a drain connected to the current input node, a source connected to the current output node, a gate connected to the power terminal through the passive resistor and a channel region connected to the ground terminal. And, the plurality of CMOS inverters is connected between the current input node and the input signal terminals applied thereto the external signal.

公开(公告)号：KR100399367B1

公开(公告)日：2003-09-26

申请号：KR1020010007913

申请日：2001-02-16

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/04

Abstract: PURPOSE: A semiconductor device with an electrostatic discharge(ESD) protection capacity is provided to prevent an ESD characteristic from being decreased by a horizontal parasitic bipolar transistor, by interconnecting diffusion regions of a metal oxide semiconductor(MOS) transistors of a serially-connected output circuit through a low density well deeper than a diffusion region for a source/drain region. CONSTITUTION: The first and second MOS transistors are serially connected between the first terminal and the second terminal. The first MOS transistor and the second MOS transistor are interconnected through a well region having a predetermined depth and density. The first terminal is a pad and the second terminal is a ground voltage.

Abstract translation: 目的：提供具有静电放电（ESD）保护能力的半导体器件，以通过互连串联输出的金属氧化物半导体（MOS）晶体管的扩散区来防止由水平寄生双极晶体管降低ESD特性 电路通过比源极/漏极区域的扩散区域更深的低密度。 构成：第一和第二MOS晶体管串联连接在第一端子和第二端子之间。 第一MOS晶体管和第二MOS晶体管通过具有预定深度和密度的阱区互连。 第一端子是焊盘，第二端子是接地电压。

公开(公告)号：KR100363095B1

公开(公告)日：2002-12-05

申请号：KR1020000073804

申请日：2000-12-06

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: G09G3/36

Abstract: 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로가 개시된다. 본 발명에 따른 정전기 방전 보호를 위한 액정 표시 장치 드라이버 회로는, 제1~제N입력 패드, 제1~제N 정전기 방전 보호부 및 출력 드라이버를 구비한다. 제1~제N입력 패드는 외부에서 서로 다른 전압 레벨을 갖는 제1~제N(>1)전압을 수신한다. 제1~제N 정전기 방전 보호부는, 각 제1~제N 패드와 연결되고, 패드들을 통하여 정전기 펄스가 인가될 때 방전 경로를 형성한다. 출력 드라이버는, 제1~제N패드를 통하여 입력되는 제1~제N전압과 각각 일측이 연결되는 제1~제N 저항들을 구비하고, 제1~제N저항들을 통하여 인가되는 각각의 제1~제N전압으로부터 액정 표시 장치를 구동하기 위한 구동 전압을 생성한다. 또한, 제1~제N 저항은 정전기 펄스 인가 시에 출력 드라이버 내부에 흐르는 전류를 줄이기 위해 구비된다.
본 발명에 따르면, 칼라 LCD 드라이버 회로에서 정상적인 회로 성능은 낮게 하지 않으면서 ESD특성을 향상시킬 수 있다는 효과가 있다. 또한, 입력 패드 또는 출력 패드에 연결된 ESD 보호부의 보호 소자를 thin gox트랜지스터를 이용하여 구현함으로써 ESD방전 효율을 향상시킬 수 있다는 효과가 있다.

公开(公告)号：KR1020020075066A

公开(公告)日：2002-10-04

申请号：KR1020010015249

申请日：2001-03-23

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/04

CPC classification number: H01L27/0274 ,  H01L23/4824 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: An electrostatic discharge protecting device is provided to guarantee an interval of time for turning on peripheral metal oxide semiconductor field effect transistors(MOSFET's) of a firstly turned-on MOSFET, by forming a structure of a bonding pad having mutually-separated multi-interconnections so that the multi-interconnections and a contact plug for the multi-interconnections function as a resistor. CONSTITUTION: Transistors are of a multi-finger structure. The mutually-separated multi-interconnections are formed in proportion to the number of common drains of the transistors, respectively connected to the common drains of the transistors. A pad conductive layer(450) is formed on the multi-interconnections and across the entire structure of the multi-interconnections. A plurality of contact plugs(430) connect the multi-interconnections and the multi-interconnection with the pad conductive layer so that current from the common drain of the transistor passes through only the multi-interconnections connected to the common drain and flows to the pad conductive layer.

Abstract translation: 目的：提供一种静电放电保护装置，通过形成具有相互分离的多层结构的焊盘的结构来确保用于接通第一导通MOSFET的外围金属氧化物半导体场效应晶体管（MOSFET）的时间间隔， 互连，使得用于多互连的多互连和接触插塞用作电阻器。 结论：晶体管是多指结构。 相互分离的多个互连部分分别与分别连接到晶体管的公共漏极的晶体管的公共漏极的数量成比例。 焊盘导电层（450）形成在多互连件上并跨多个互连的整个结构上。 多个接触插头（430）将多个互连和多个互连与焊盘导电层连接，使得来自晶体管的公共漏极的电流仅通过连接到公共漏极的多个互连件并流到焊盘 导电层。

公开(公告)号：KR1020020060452A

公开(公告)日：2002-07-18

申请号：KR1020010001554

申请日：2001-01-11

Applicant: 삼성전자주식회사

Inventor： 이윤정 ,  권규형

IPC: H01L21/60

Abstract: PURPOSE: A semiconductor IC and a manufacturing method thereof are provided to prevent a crack or a failure of a base insulation film. CONSTITUTION: A semiconductor substrate structure(30) having a circuit device is prepared. An interlayer insulation film(36) is formed on an upper surface of the semiconductor substrate structure. A plurality of the second contact holes(h2) is formed by etching the interlayer insulation film in order to expose a plurality of parts of the surface of the semiconductor substrate structure. The metal wiring(48) for the bonding pad is formed by depositing a metal layer on an upper part of the interlayer film having the hole. The structure of the semiconductor substrate is formed by forming one or more interlayer insulation film on the upper part of the semiconductor substrate having an active device and forming one or more metal wiring on the upper part of the interlayer insulation film.

Abstract translation: 目的：提供一种半导体IC及其制造方法，以防止基底绝缘膜的裂纹或故障。 构成：制备具有电路装置的半导体衬底结构（30）。 在半导体衬底结构的上表面上形成层间绝缘膜（36）。 通过蚀刻层间绝缘膜来形成多个第二接触孔（h2），以暴露半导体衬底结构的表面的多个部分。 用于接合焊盘的金属布线（48）通过在具有孔的中间膜的上部上沉积金属层而形成。 通过在具有有源器件的半导体衬底的上部形成一个或多个层间绝缘膜，并在层间绝缘膜的上部形成一个或多个金属布线来形成半导体衬底的结构。