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公开(公告)号：KR1020010096861A
公开(公告)日：2001-11-08
申请号：KR1020000019822
申请日：2000-04-15
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: B82Y10/00 , G11C11/56 , G11C2216/08 , H01L21/28273 , H01L29/66825 , H01L29/7887 , H01L29/7888
Abstract: 본 발명은 EEPROM 혹은 플래쉬(Flash) 메모리의 플로팅 게이트(Floating Gate; FG) 를 2개의 양자점(quantum dot)으로 구성하고 이들을 Multi-value(다치)메모리에 응용한 다중 양자점 응용 단일 전자 다치 메모리 및 그 구동 방법(Double value Single Electron Memory using Multi-Quantum Dot and Driving Method thereof)을 기재한다. 본 발명에 따른 두 개의 양자점 응용 단일전자 메모리는 채널 상의 양단에 각각 플로팅 게이트를 형성한 다음 그 위에 절연층을 개재시켜 제어 게이트를 형성한 구조를 가진다. 따라서, 2개의 양자점을 응용하여 다치(Multi-value) 메모리 실현시킨다는 점과 다른 메모리들과는 달리 MOSFET의 스케일링(Scaling)에 따른 SCE와 같은 물리적 한계에 봉착치 않으면서 1Tb 이상의 초고집적 메모리를 구현할 수 있다.
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公开(公告)号：KR100300967B1
公开(公告)日：2001-11-01
申请号：KR1019990032907
申请日：1999-08-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본발명은단일전자터널링(single electron tunneling) 현상을응용하여휘발성단일전자트랜지스터메모리및 그구동방법을기재한다. 본발명에따른휘발성단일전자트랜지스터메모리는단일전자트랜지스터를액세스트랜지스터로이용하는동시에캐패시터에 20개미만의전자를저장하여정보(디지탈 0 혹은 1)를저장하거나읽을수 있다는데특징이있다. 즉, 단일전자트랜지스터를이용하여전자하나하나를제어하고이렇게제어된 20개미만의전자를드레인쪽에위치한캐패시터(capacitor)에저장한다.
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公开(公告)号：KR1019990084330A
公开(公告)日：1999-12-06
申请号：KR1019980015989
申请日：1998-05-04
Applicant: 삼성전자주식회사
Abstract: 본 발명은 실리콘을 전기화학적으로 부식시켜 얻은 수십나노미터 크기의 기공 실리콘(porous silicon)을 응용하여 제조한 기공 실리콘을 이용한 단일전자 트랜지스터(single electron transistor) 및 그 제조 방법에 관한 것이다. 본 발명에 따른 기공 실리콘을 이용한 단일전자 트랜지스터는 하부가 이산화 실리콘(SiO
2 )으로 구성된 실리콘 기판(SOI)에 직경 5 nm 이하의 기공 실리콘들을 HF-based 용액 내에서 전기화학적 부식에 의해 제조하여 단일전자 트랜지스터의 아일런드(island)로 활용하고, 금속 혹은 불순물이 주입 혹은 도핑된 실리콘으로 소스(source), 드레인(drain) 및 게이트(gate)를 형성함으로써, 아일런드 및 터넬장벽 형성이 보다 용이하여 대량 생산이 가능하며 또한 아일런드 크기를 산화로에서 조절할 수 있으므로 상온 작동이 가능한 단일전자 트랜지스터를 쉽게 제작할 수 있다.-
公开(公告)号：KR1020160097511A
公开(公告)日：2016-08-18
申请号：KR1020150019256
申请日：2015-02-09
Applicant: 삼성전자주식회사
CPC classification number: G06F21/604 , G06F21/51 , G06F2221/2141 , G06F2221/2145 , H04L63/101 , H04L9/32 , H04L63/105
Abstract: 본발명의다양한실시예에따른전자장치는공유권한관계의어플리케이션이보유한공유권한상속제한과관련한정보를저장하는메모리, 어플리케이션설치시 또는어플리케이션실행시 상기정보를기반으로설치되는어플리케이션또는실행되는어플리케이션의공유권한획득을처리하는권한처리모듈을포함할수 있다. 이외에도명세서를통해파악되는다양한실시예가가능하다.
Abstract translation: 根据本发明的各种实施例的电子设备可以包括存储与存储共享权关系的应用共享权继承限制有关的信息的存储器，以及处理执行或安装的应用的共享权获取的权利处理模块 基于安装应用程序或执行应用程序的信息。 此外，可以实现说明书中的各种实施例。 所以分享权可以有效的限制和管理。
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公开(公告)号：KR101393306B1
公开(公告)日：2014-05-09
申请号：KR1020070070777
申请日：2007-07-13
Applicant: 삼성전자주식회사
Inventor： 김문경
CPC classification number: G06F12/1416 , Y02D10/13
Abstract: 보안기능을갖는레지스터가개시된다. 본발명의일 실시예에따른레지스터는기입보안부및 저장부를구비한다. 기입보안부는기입신호, 어드레스신호및 기입허가신호에응답하여, 기입동작의가능여부를조절하는제1 제어신호를출력한다. 저장부는제1 제어신호에응답해, 입력데이터를기입하여저장한다. 기입허가신호는외부에서인가되는신호이며, 상기기입된데이터를보호할지여부에대한정보를가진다. 본발명의일 실시예에따른레지스터는저장된데이터를보호할수 있으며, 또한저장된데이터가독출되는것을방지할수 있다. 또한, 레지스터를구동시키는데있어서별도의액티브클럭을이용하지않음으로써, 소비전력을감소시킬수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020080048307A
公开(公告)日：2008-06-02
申请号：KR1020060118545
申请日：2006-11-28
Applicant: 삼성전자주식회사
Inventor： 김문경
CPC classification number: G06F9/4818 , G06F13/24
Abstract: A device and a method for transferring interrupt in a multiprocessor system are provided to minimize overhead added to the system in transfer of the interrupt by transferring interrupt information preferentially to a processor generating a page fault if the interrupt is requested from the outputs, and transferring the interrupt information to the processor performing the lowest priority process when the processor generating the page fault is not found. A process arbitration logic(211) assigns task to plural multiprocessors(220) which include plural processors(221). A page fault checker(213) detects whether a page fault is occurred in each processor. An interrupt arbitration logic(214) receives interrupt information from an interrupt controller(230) and transfers the interrupt information to the processor generating the page fault. A process priority block(212) stores priority of respective processes of the processor. The interrupt arbitration logic transfer the interrupt information to the processor selected according to the process priority when the page fault is not generated. The interrupt arbitration logic outputs an interrupt acknowledge signal to the interrupt controller when the interrupt information is transferred to the processor.
Abstract translation: 提供了一种用于在多处理器系统中传送中断的装置和方法，用于通过优先地将中断信息传送到产生寻呼故障的处理器来最小化传输中断所产生的开销，如果从输出端请求了中断， 当处理器产生页错误时，中断信息到执行最低优先级处理的处理器。 处理仲裁逻辑（211）将任务分配给包括多个处理器（221）的多个多处理器（220）。 页面故障检查器（213）检测每个处理器中是否发生页面错误。 中断仲裁逻辑（214）从中断控制器（230）接收中断信息，并将中断信息传送到产生寻呼故障的处理器。 进程优先级块（212）存储处理器的各个进程的优先级。 当不产生页面错误时，中断仲裁逻辑将中断信息传送到根据进程优先级选择的处理器。 当中断信息传送到处理器时，中断仲裁逻辑向中断控制器输出中断确认信号。
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公开(公告)号：KR1020040107967A
公开(公告)日：2004-12-23
申请号：KR1020030038681
申请日：2003-06-16
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/792 , G11C16/0466
Abstract: PURPOSE: An SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) memory device and a method of erasing information thereof are provided to erase quickly information from the device by injecting hot holes into a nitride layer instead of using a conventional FN(Fowler-Nordheim) current. CONSTITUTION: A first electrode(12) and a second electrode(13) contact at least one bit line. A gate electrode(17) contacts a word line. A predetermined electric field is applied between the first and second electrodes and the gate electrode, so that hot holes are injected into a nitride layer(15) through an energy barrier of a tunnel oxide layer(14). At this time, a bit of information is erased from an SONOS memory device. The same positive voltage is applied to the first and second electrodes and a negative voltage is applied to the gate electrode.
Abstract translation: 目的：提供一种SONOS（硅氧化物 - 氮化物 - 氧化物 - 硅）存储器件及其信息的擦除方法，以便通过将热孔注入氮化物层而不是使用常规的FN（Fowler- Nordheim）当前。 构成：第一电极（12）和第二电极（13）接触至少一个位线。 栅电极（17）接触字线。 在第一和第二电极和栅电极之间施加预定的电场，使得热孔通过隧道氧化物层（14）的能量势垒注入到氮化物层（15）中。 此时，从SONOS存储器件擦除一点信息。 对第一和第二电极施加相同的正电压，并向栅电极施加负电压。
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公开(公告)号：KR100455279B1
公开(公告)日：2004-11-06
申请号：KR1020000024212
申请日：2000-05-06
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66439 , B82Y10/00 , B82Y30/00 , H01L29/7613 , Y10S438/927 , Y10S438/962 , Y10S438/979
Abstract: A method of fabricating a single electron tunneling (SET) device, the method including forming a source electrode and a drain electrode a predetermined distance apart from each other on an insulating substrate, forming a metal layer having a thickness on the order of nanometers between the source and drain electrodes, and forming quantum dots between the source and drain electrodes due to the movement of metal atoms/ions within the metal layer caused by applying a predetermined voltage to the source and drain electrodes. In the manufacture of an SET device, quantum dots can be formed by a simple method instead of an self assembled monolayer (SAM) method or lithographic methods. Thus, SET devices fabricated in this way have no material dependency, and are also applicable to large scale integration (LSI) structures. Also, since quantum dots are obtained by deposition and electromigration, SET devices having the above-described advantages can be mass-produced.
Abstract translation: 一种制造单电子隧穿（SET）器件的方法，所述方法包括：在绝缘基板上以预定距离彼此分开形成源电极和漏电极;在所述第一电子隧穿（SET）器件和所述第二电子隧穿器件之间形成具有纳米级厚度的金属层; 源电极和漏电极，并且由于通过向源电极和漏电极施加预定电压而引起的金属层内的金属原子/离子的移动，在源电极与漏电极之间形成量子点。 在SET装置的制造中，可以通过简单的方法而不是自组装单层（SAM）方法或光刻方法来形成量子点。 因此，以这种方式制造的SET器件不具有材料依赖性，并且也适用于大规模集成（LSI）结构。 而且，由于量子点通过沉积和电迁移获得，具有上述优点的SET器件可以大量生产。
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公开(公告)号：KR100434534B1
公开(公告)日：2004-07-16
申请号：KR1019980042717
申请日：1998-10-13
Applicant: 삼성전자주식회사
IPC: H01L27/08
Abstract: PURPOSE: A single electron transistor is provided to improve a reproducibility and a uniformity by using a Schottky tunnel barrier which is naturally formed at a junction of a semiconductor and a metal. CONSTITUTION: A single electron transistor using a Schottky tunnel barrier comprises a semiconductor substrate, a source, a drain, an island, an insulation layer and a gate. The source(2) and the drain(3) are formed by doping a conductive impurity on the semiconductor substrate(1). The island(4) is formed by depositing a metal on the semiconductor substrate between the source and the drain, and forms a Schottky barrier at a boundary with the drain and at a boundary with the source, respectively. The insulation layer is formed on the island, and the gate is formed on the insulation layer.
Abstract translation: 目的：提供单电子晶体管以通过使用在半导体和金属的接合处自然形成的肖特基隧道势垒来提高再现性和均匀性。 构成：使用肖特基隧道势垒的单电子晶体管包括半导体衬底，源极，漏极，岛，绝缘层和栅极。 源极（2）和漏极（3）通过在半导体衬底（1）上掺杂导电杂质而形成。 岛（4）通过在源极和漏极之间的半导体衬底上沉积金属而形成，并且分别在与漏极的边界和与源极的边界处形成肖特基势垒。 绝缘层形成在岛上，并且栅极形成在绝缘层上。
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20.发明授权양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리와 그 제조방법 및 양자 도트를 이용한 단일 전자 트랜지스터와 그 제조방법 失效양자도트를이용한비휘발성단일전자트랜지스터메모리와그제조방법및및자도트를이용한일전자트랜스터터터와그제조방법
公开(公告)号：KR100434536B1
公开(公告)日：2004-06-05
申请号：KR1019990003754
申请日：1999-02-04
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
Abstract: PURPOSE: A non volatile single electron transistor memory is provided to secure a repeatability and a uniformity of an island by using a quantum dot for precisely controlling the size of the island to a unit of nanometer. CONSTITUTION: A non volatile single electron transistor memory comprises a silicon substrate(100), quantum dots(110) of a predetermined size, a source(120) and a drain(130), and a side gate. A SiO2 oxidation layer(100b) is formed on the silicon substrate. The quantum dots of a predetermined size are separated a predetermined interval from each other on the SiO2 oxidation layer. The source and drain are formed by evaporating a metal on the SiO2 oxidation layer including the quantum dots, having a predetermined number of the quantum dots used as an island, between the source and the drain. The side gate is formed on the SiO2 oxidation layer at a side surface of the source and drain, having a predetermined interval from the source and drain.
Abstract translation: 目的：提供非易失性单电子晶体管存储器，通过使用量子点将岛的尺寸精确控制为纳米单位，从而确保岛的重复性和均匀性。 构成：非易失性单电子晶体管存储器包括硅衬底（100），预定尺寸的量子点（110），源极（120）和漏极（130）以及侧栅极。 在硅衬底上形成SiO2氧化层（100b）。 预定尺寸的量子点在SiO 2氧化层上彼此隔开预定间隔。 源极和漏极通过在源极和漏极之间蒸发包括量子点的SiO 2氧化层上的金属而形成，该量子点具有预定数量的用作岛的量子点。 侧栅极在源极和漏极的侧表面处的SiO 2氧化层上形成，与源极和漏极具有预定的间隔。
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