公开(公告)号：KR1020060087199A

公开(公告)日：2006-08-02

申请号：KR1020050008119

申请日：2005-01-28

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: G11C11/406 ,  G11C8/08 ,  G11C11/4072

CPC classification number: G11C8/08 ,  G11C8/18 ,  G11C11/406 ,  G11C11/40622 ,  G11C11/40618 ,  G11C11/4085 ,  G11C11/4093

Abstract: A semiconductor memory device comprises a plurality of memory cells connected to a plurality of word lines grouped in word line sets. Each of the word line sets is connected to a word line enable signal generation unit which stores information indicating whether data has been written to any of the memory cells connected to the word line set. The word line enable signal generation unit controls refresh operations for memory cells connected to the word line set so that only word lines connected to memory cells that have been programmed are refreshed.

公开(公告)号：KR100482365B1

公开(公告)日：2005-04-13

申请号：KR1020020040593

申请日：2002-07-12

Applicant: 삼성전자주식회사

Inventor： 이현석 ,  남경우

IPC: G11C11/401

CPC classification number: G11C11/40603 ,  G11C11/406 ,  G11C11/40615 ,  G11C2211/4061

Abstract: 리플레쉬 펄스 발생기로부터 소정 주기로 출력되는 리플레쉬 펄스신호를 이용하여 내부의 메모리 셀을 히든 리플레쉬 하는 PSRAM에서 매우 유용한 리플레쉬 제어 방법을 제공한다. 상기 리플레쉬 제어 방법은, 리드/라이트 싸이클에서 리플레쉬를 위한 더미 구간을 형성한다. 그리고, 상기 리플레쉬 펄스신호가 발생되지 않을 때 상기 리플레쉬를 위한 더미 구간을 감소시키고 상기 리플레쉬 펄스 신호의 발생에 응답하여 리드/라이트 동작 싸이클을 상기 리플레쉬가 완료될 때까지 지연시킨다. 따라서, 리플레쉬가 없는 구간에서는 고속의 리드/라이트 싸이클에 의해 더미 구간을 감소되고, 리플레쉬가 실행되는 구간에서는 상기 더미 구간을 증가됨으로써 고속 억세스가 가능하게 된다.

公开(公告)号：KR100464397B1

公开(公告)日：2005-04-06

申请号：KR1019970077791

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  이호철

IPC: G11C11/407

Abstract: 본 발명은 지연 수단들을 추가함으로써 정상 프리차아지 및 자동 프리차아지 명령에서 워드라인을 디세이블하는 속도를 일정하게 하기 위한 반도체 메모리 장치의 워드 라인 프리차아지 제어 회로를 개시한다. 이는 데이터의 리드/라이트 동작이 완료된 후 외부로부터 입력되어 워드 라인을 디세이블하는 정상 프리차아지(Normal Precharge) 명령 또는 데이터의 리드/라이트 명령과 함께 입력되어 데이터의 리드/라이트 동작이 완료된 후 자동으로 워드 라인을 디세이블하는 자동 프리차아지(Auto-Precharge) 명령을 입력으로하는 반도체 메모리 장치의 워드 라인 프리차아지 제어 회로에 있어서, 상기 정상 프리차아지(Normal Precharge) 명령이 입력될 때 동작하고 제 1 신호 지연 수단을 포함하는 제 1 회로부, 상기 자동 프리차아지(Auto-Precharge) 명령이 입력될 때 동작하고 제 2 신호 지연 수단을 포함하는 제 2 회로부, 및 상기 제 1 회로부 또는 제 2 회로부에서 출력된 신호를 입력으로하여 워드 라인을 디세이블하는 로우 마스터 신호(ΦR)를 출력하는 제 3 회로부를 구비한다.

公开(公告)号：KR1020010104901A

公开(公告)日：2001-11-28

申请号：KR1020000026118

申请日：2000-05-16

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  이상재

IPC: G11C11/413

CPC classification number: G11C7/22 ,  G11C7/06 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/12 ,  G11C11/4096

Abstract: 여기에 개시되는 동기형 반도체 메모리 장치 메모리 셀 어레이, 열 선택 회로, 열 선택 신호 발생 회로 및 컨트롤러를 포함한다. 상기 메모리 셀 어레이는 복수 개의 비트 라인 쌍들과 복수 개의 워드 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한다. 상기 열 선택 회로는 열 선택 신호들에 응답하여 적어도 한 쌍의 입출력 라인들을 상기 비트 라인 쌍들에 선택적으로 연결하며, 상기 열 선택 신호 발생 회로는 읽기 및 쓰기 동작 모드들 동안에 열 어드레스에 응답하여 상기 열 선택 신호들을 발생한다. 상기 컨트롤러는 상기 외부 클락 신호에 동기된 내부 클락 신호에 응답하여 상기 열 선택 신호 발생 회로를 제어한다. 상기 컨트롤러는 상기 쓰기 동작 모드 동안에 선택된 열 선택 라인이 인에이블되는 외부 클락 신호의 주기 내에서 상기 선택된 열 선택 라인이 디세이블되도록 상기 열 선택 신호 발생 회로를 제어한다. 이러한 회로 구성에 의하면, 쓰기 동작 모드에서 열 선택 신호를 동일한 사이클 내에서 인에이블시키고 디세이블시킴으로써 읽기 동작 모드에서 선택되는 열 선택 신호의 인에이블 시점을 단축시킬 수 있다.

公开(公告)号：KR1020010027051A

公开(公告)日：2001-04-06

申请号：KR1019990038613

申请日：1999-09-10

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: G11C11/407

CPC classification number: G11C7/222 ,  G06F9/3869 ,  G11C7/1039

Abstract: PURPOSE: A pipeline device and a method for generating a controlling signal of the device are provided to make high speed an output point of the first data by minimizing the margin with multi phase clock signals. CONSTITUTION: The pipeline device includes n data passing portions, n pipe registers and a control signal generating portion. The n data passing portions have at least one or more each other different transmission time(T1,T2,...Tn≤P : P is one period of a reference clock signal) and is subordinately connected between an input terminal and an output terminal. The n pipe registers are disposed to the input terminal of each of the data passing portions and is to latch the passed data from the fore-end. The control signal generating portion subordinately generates n-1 pipeline controlling signals with a method generating the nth pipeline controlling signal of the n pipeline registers in response to the reference clock signal and generating a pipeline controlling signal of the n-1th pipeline register in response to the nth pipeline controlling signal and then supplies the generated n pipeline controlling signals to the n pipeline registers respectively.

Abstract translation: 目的：提供一种用于产生装置的控制信号的流水线装置和方法，以通过利用多相位时钟信号最小化余量来使第一数据的输出点高速化。 构成：管线装置包括n个数据通过部分，n个管道寄存器和一个控制信号产生部分。 n个数据通过部分具有至少一个或多个彼此不同的传输时间（T1，T2，...Tn≤P：P是参考时钟信号的一个周期），并且被连接在输入端和输出端 。 n个管道寄存器被设置到每个数据通过部分的输入端子，并且从前端锁存通过的数据。 控制信号产生部分根据参考时钟信号，以生成n个流水线寄存器的第n个流水线控制信号的方法，从根本上产生n-1个流水线控制信号，并响应于第n-1个流水线寄存器产生流水线控制信号 第n个流水线控制信号，然后将生成的n个流水线控制信号分别提供给n个流水线寄存器。

公开(公告)号：KR1020010001024A

公开(公告)日：2001-01-05

申请号：KR1019990019984

申请日：1999-06-01

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: G11C11/407 ,  G11C11/406

CPC classification number: G11C11/406

Abstract: PURPOSE: A counter circuit is provided to adjust a frequency dividing ratio on a clock signal and a refresh control circuit is provided to adjust variation of a refresh cycle by using the counter circuit. CONSTITUTION: A refresh control circuit(10) includes a refresh counter(20) and a refresh activation signal generator(30). The refresh control circuit adjusting a refresh cycle for refreshing data stored in memory cells and a memory block having a plurality of the memory cells arranged in a row and column are includes in a dynamic memory device. The refresh counter divides a clock signal in response to a refresh signal instructing refresh and generates a plurality of frequency dividing signals. The refresh activation signal generator inputs the frequency dividing signals and generates a refresh activation signal selecting some of the memory cells and corresponding to the refresh cycle by the stored value of the register setting the refresh cycle. The register has a predetermined fuse. The stored value of the register is determined whether the fuse is cut or connected.

Abstract translation: 目的：提供一种计数器电路来调整时钟信号的分频比，并且提供刷新控制电路以通过使用计数器电路来调整刷新周期的变化。 构成：刷新控制电路（10）包括刷新计数器（20）和刷新激活信号发生器（30）。 调整用于刷新存储在存储单元中的数据的刷新周期的刷新控制电路和具有排列成行和列的多个存储单元的存储块包括在动态存储器件中。 刷新计数器根据指示刷新的刷新信号来分割时钟信号，并产生多个分频信号。 刷新激活信号发生器输入分频信号，并通过设置刷新周期的寄存器的存储值产生选择一些存储单元并对应于刷新周期的刷新激活信号。 寄存器具有预定的保险丝。 保险丝是否被切断或连接确定寄存器的存储值。

公开(公告)号：KR1020070120655A

公开(公告)日：2007-12-26

申请号：KR1020060055206

申请日：2006-06-20

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  이호철

IPC: G11C11/406

CPC classification number: G11C11/406 ,  G11C7/1075 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/40618 ,  G11C11/4096

Abstract: A semiconductor memory device and a method for self refresh thereof are provided to have different refresh period performed through different input/output ports according to the kind of the operation through one input/output port. A semiconductor memory device comprises a plurality of input/output ports, and performs an independent operation through each input/output port. The self refresh period is dependent on the kind of the operation performed through the other input/output port. The semiconductor memory device is a dual port semiconductor memory device having two input/output ports. The self refresh period when the self refresh operation is performed through one input/output port is controlled to be shorter than the operation in the other mode except an active mode where the other input/output port operates.

Abstract translation: 根据通过一个输入/输出端口的操作的种类，提供半导体存储器件及其自刷新方法，以通过不同的输入/输出端口执行不同的刷新周期。 半导体存储器件包括多个输入/输出端口，并且通过每个输入/输出端口执行独立操作。 自刷新周期取决于通过其他输入/输出端口执行的操作的种类。 半导体存储器件是具有两个输入/输出端口的双端口半导体存储器件。 通过一个输入/输出端口执行自刷新操作时的自刷新周期被控制为比除另一个输入/输出端口操作的活动模式之外的其它模式中的操作更短。

公开(公告)号：KR100642759B1

公开(公告)日：2006-11-10

申请号：KR1020050008119

申请日：2005-01-28

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: G11C11/406 ,  G11C8/08 ,  G11C11/4072

CPC classification number: G11C8/08 ,  G11C8/18 ,  G11C11/406 ,  G11C11/40622

Abstract: 선택적 리프레시가 가능한 반도체 메모리 디바이스는 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열되고, 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이와, 파워 업 전에는 다수의 워드 라인 세트와 연결되 다수의 메모리 셀의 리프레시를 제한하고, 파워 업 후에는 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시 여부를 결정하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부 및 워드 라인 인에이블 신호를 제공 받아 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함한다.
DRAM, 리프레시, MRS, 래치, 워드 라인

公开(公告)号：KR100510458B1

公开(公告)日：2005-10-24

申请号：KR1019980008800

申请日：1998-03-16

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  배원일

IPC: G11C11/413

Abstract: 동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법이 개시된다. 이 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버퍼링하는 어드레스 버퍼와, 버퍼링된 외부 행 어드레스 또는 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 제어 신호를 발생하는 제어 신호 발생 수단과, 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 제2 래치에 래치된 어드레스를 행 활성 명령에 응� ��하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단을 구비하는 것을 특징으로 한다.

公开(公告)号：KR1020040009543A

公开(公告)日：2004-01-31

申请号：KR1020020043535

申请日：2002-07-24

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  고태영

IPC: G11C29/00

Abstract: PURPOSE: A semiconductor memory device having a test mode is provided to check a race margin between two signals during test and analysis by generating a column selection line enable signal and the first read pulse using different clocks. CONSTITUTION: According to the semiconductor memory device having a test mode, a clock generator(30) generates a clock signal(CLK), and a clock delay part(32) outputs a clock signal(CLK1) delayed by one clock by receiving the above clock signal generated from the clock generator. A CSL generator(34) generates a CSL enable signal by receiving the clock signal generated from the clock generator. A FRP generator(36) generates a FRP by receiving the delayed clock signal from the clock delay part. A SRP(Second Read Pulse) generator(38) generates a SRP signal by receiving the converted clock signal from the clock delay part. The first switch(42) transfers data read from the memory cell by the CSL enable signal. The first stage(44) stores data being output from the memory cell when the first switch is on. The second switch(46) transfers data read from the first stage by the above FRP.

Abstract translation: 目的：提供一种具有测试模式的半导体存储器件，用于在测试和分析期间通过产生列选择线使能信号和使用不同时钟的第一读取脉冲来检查两个信号之间的占空比。 构成：根据具有测试模式的半导体存储器件，时钟发生器（30）产生时钟信号（CLK），并且时钟延迟部分（32）通过接收上述的时钟信号输出延迟了一个时钟的时钟信号（CLK1） 从时钟发生器产生的时钟信号。 CSL发生器（34）通过接收从时钟发生器产生的时钟信号来产生CSL使能信号。 FRP发生器（36）通过从时钟延迟部分接收延迟的时钟信号来产生FRP。 SRP（第二读取脉冲）发生器38通过从时钟延迟部分接收转换的时钟信号来产生SRP信号。 第一开关（42）通过CSL使能信号传送从存储器单元读出的数据。 当第一开关打开时，第一级（44）存储从存储单元输出的数据。 第二开关（46）通过上述FRP传送从第一级读取的数据。