公开(公告)号：KR100549008B1

公开(公告)日：2006-02-02

申请号：KR1020040018122

申请日：2004-03-17

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  양원석 ,  송두헌 ,  윤재만

IPC: H01L29/78

CPC classification number: H01L29/7851 ,  H01L29/66818

Abstract: 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하드마스크 패턴을 형성하는 것을 구비한다. 상기 하드마스크 패턴은 하부 하드마스크 패턴 및 상부 하드마스크 패턴을 갖는다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 그 후, 등방성식각 기술을 사용하여 상기 하부 하드마스크 패턴을 리세스시킨다. 이어서, 상기 트렌치를 채우고 상기 리세스된 하부 하드마스크 패턴의 측벽을 덮는 소자분리막을 형성한다. 이때, 상기 상부 하드마스크 패턴을 제거하여 상기 리세스된 하부 하드마스크 패턴의 상부면을 노출시킨다. 그 후, 상기 리세스된 하부 하드마스크 패턴을 식각 마스크로 사용하여 상기 활성영역의 소정영역을 식각하여 핀(fin)을 형성한다. 이어서, 상기 하부 하드마스크 패턴을 제거하여 상기 핀의 상부면을 노출시키고, 상기 노출된 핀의 측벽들 및 상부면을 덮는 게이트전극을 형성한다. 이 때, 상기 게이트전극은 상기 핀과 절연되도록 형성된다.
등방성식각 기술(isotropic etching technique), 핀 전계효과 트랜지스터(fin field effect transistor; FinFET), 단채널효과(short channel effect)

公开(公告)号：KR1020050089684A

公开(公告)日：2005-09-08

申请号：KR1020040015204

申请日：2004-03-05

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  이상현

IPC: H01L27/108

CPC classification number: H01L27/10891 ,  H01L27/10823 ,  H01L27/1087

Abstract: 채널부 홀(Channel-Portion Hole) 내 채널 영역을 갖는 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터들 및 그 제조 방법들은 반도체 장치의 전기적 특성을 향상시킬 수 있는 방안을 제시해 준다. 이를 위해서, 반도체 기판에 채널부 홀이 배치된다. 그리고, 상기 채널부 홀의 하부에 채널부 트랜치 패드 및 채널부 막이 차례로 증착된다. 상기 채널부 막 상에 워드라인 절연막 패턴 및 워드라인 패턴이 차례로 적층되는데, 상기 워드라인 절연막 패턴 및 워드라인 패턴은 채널부 홀을 채우고 동시에 반도체 기판 상에 배치된다. 이때에, 상기 채널부 막은 채널부 홀의 측벽의 일부분을 통해서 상기 반도체 기판과 접촉한다. 또한, 상기 채널부 막은 채널부 홀을 채운 워드라인 패턴의 하부에서 채널 영역을 이룬다. 이를 통해서, 상기 채널부 막을 갖는 반도체 장치 및 디램 셀(Dynamic RAM)은 트랜지스터의 소오스 및 드레인 영역들 사이의 펀치쓰루(Punchthrough)를 효울적으로 방지하고 아울러서 커패시터와 관련된 리퓨레쉬(Refresh) 특성을 향상시킬 수 있게 한다.

公开(公告)号：KR1020050068062A

公开(公告)日：2005-07-05

申请号：KR1020030099116

申请日：2003-12-29

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  김동현 ,  이상현

IPC: H01L29/78

Abstract: 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역의 벌크 영역 내에 제 1 도전형의 수평 채널층이 배치된다. 상기 활성영역을 가로지르고 상기 수평 채널층의 일부분을 노출시키되, 서로 마주보는 제 1 및 제 2 측벽들을 갖는 채널 트렌치가 배치된다. 상기 채널 트렌치의 상기 제 1 측벽에 접하는 상기 활성영역 내에 위치하고 상기 수평 채널층 상에 차례로 적층된 제 2 도전형의 제 1 드레인층, 제 1 도전형의 제 1 수직 채널층 및 제 2 도전형의 제 1 소오스층이 배치된다. 상기 채널 트렌치의 상기 제 2 측벽에 접하는 상기 활성영역 내에 위치하고 상기 수평 채널층 상에 차례로 적층된 제 2 도전형의 제 2 소오스층, 제 1 도전형의 제 2 수직 채널층 및 제 2 도전형의 제 2 드레인층이 배치된다. 상기 채널 트렌치를 채우면서 상기 활성영역을 가로지르는 게이트 전극이 배치된다.

公开(公告)号：KR1020050061221A

公开(公告)日：2005-06-22

申请号：KR1020030093446

申请日：2003-12-18

Applicant: 삼성전자주식회사

Inventor： 김동현 ,  송두헌

IPC: H01L21/336

Abstract: 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 셀 영역 및 상기 셀 영역을 둘러싸는 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판의 소정영역에 형성되어 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막이 배치된다. 상기 셀 활성영역 내에 상기 셀 활성영역을 가로지르는 셀 채널 트렌치가 배치된다. 상기 주변회로 활성영역 내에 상기 주변회로 활성영역을 가로지르는 주변회로 채널 트렌치가 배치된다. 상기 셀 채널 트렌치는 상기 셀 활성영역을 가로지르는 셀 게이트 전극으로 채워진다. 상기 주변회로 채널 트렌치는 상기 주변회로 활성영역을 가로지르는 주변회로 게이트 전극으로 채워진다. 셀 채널 트렌치 및 주변회로 채널 트렌치는 각각 상기 셀 활성영역 및 주변회로 활성영역을 식각하여 형성한다.

公开(公告)号：KR1020050049582A

公开(公告)日：2005-05-27

申请号：KR1020030082843

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 원대중 ,  송두헌

IPC: H01L29/78

Abstract: 본 발명은 게이트 로딩 캐패시터를 감소 또는 최소화할 수 있는 리세스 채널을 갖는 트랜지스터의 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치의 측벽에 불순물 이온주입영역을 형성하는 단계와, 상기 트렌치의 바닥보다 상기 불순물 이온주입영역이 형성된 상기 트렌치 측벽에 선택적으로 더 두꺼운 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 반도체 기판 상에 게이트 스택을 형성하는 단계를 포함하여 이루어진다.

公开(公告)号：KR1020040006556A

公开(公告)日：2004-01-24

申请号：KR1020020040860

申请日：2002-07-12

Applicant: 삼성전자주식회사

Inventor： 송두헌

IPC: H01L21/8242

CPC classification number: H01L21/76897 ,  H01L21/28525 ,  H01L21/76885 ,  H01L21/76895 ,  H01L27/10855 ,  H01L27/10888

Abstract: PURPOSE: A semiconductor memory device using a damascene gate and an epitaxial process, and a manufacturing method thereof are provided to be capable of preventing the bridge phenomenon between pads due to the voids of an interlayer dielectric. CONSTITUTION: A semiconductor memory device is provided with a semiconductor substrate, gates having a capping layer, formed at the upper portions of the semiconductor substrate, an insulating layer formed at the lower and lateral portion of each gate, and the first conductive layer formed between gates. The semiconductor memory device further includes the first interlayer dielectric(240) formed at the predetermined portion of the resultant structure for exposing the first conductive and each gate, the second conductive layer formed at the upper portion of the exposed first conductive layer, and the second interlayer dielectric(280) formed on the entire surface of the resultant structure. The semiconductor memory device further includes a bit line contact(290) formed at the second interlayer dielectric for exposing the second conductive layer.

Abstract translation: 目的：提供一种使用镶嵌栅极和外延工艺的半导体存储器件及其制造方法，其能够防止由于层间电介质的空隙引起的焊盘之间的桥接现象。 构成：半导体存储器件设置有半导体衬底，形成在半导体衬底的上部的覆盖层的栅极，形成在每个栅极的下部和侧部的绝缘层，以及形成在第一导电层之间的第一导电层 大门。 半导体存储器件还包括形成在所得结构的预定部分处的第一层间电介质（240），用于暴露第一导体和每个栅极，形成在暴露的第一导电层的上部的第二导电层，以及第二导电层 形成在所得结构的整个表面上的层间电介质（280）。 半导体存储器件还包括形成在第二层间电介质处的用于暴露第二导电层的位线接触（290）。

公开(公告)号：KR100755673B1

公开(公告)日：2007-09-05

申请号：KR1020060073913

申请日：2006-08-04

Applicant: 삼성전자주식회사

Inventor： 송두헌 ,  오호진

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L27/105 ,  H01L27/1052

Abstract: A method for manufacturing a semiconductor device and a semiconductor manufactured using the same are provided to prevent bridge phenomenon between contacts for a storage node by forming a contact spacer on a lower portion of a bit line. A gate line is formed to be extended to a cross direction in a first interlayer dielectric(110) on a semiconductor substrate(100). Contact pads(114,116) are formed between the gate lines. A second interlayer dielectric(120) where dielectrics having different wet etching rate are layered in multi layers is formed on the first interlayer dielectric. A bit line(130) is formed on the second interlayer dielectric. The bit line is extended to a vertical direction with the gate line and selectively connected to the contact pad. An extension contact hole is formed in the second interlayer dielectric by wet etching the second interlayer dielectric after dry etching. The extension contact hole has one or more extension units(143) extended to a bit line direction in the second interlayer dielectric. A contact spacer(150) is conformally formed along an inter wall of the extension contact hole. A conductive material is gap-filled in the contact spacer to complete a contact(160).

Abstract translation: 提供一种制造半导体器件的方法和使用其制造的半导体，以通过在位线的下部形成接触间隔来防止存储节点的触点之间的桥接现象。 栅极线形成为在半导体衬底（100）上的第一层间电介质（110）中向横向延伸。 接触焊盘（114,116）形成在栅极线之间。 在第一层间电介质上形成第二层间电介质（120），其中具有不同湿蚀刻速率的电介质层叠成多层。 位线（130）形成在第二层间电介质上。 位线通过栅极线延伸到垂直方向并且选择性地连接到接触焊盘。 通过在干蚀刻之后湿法蚀刻第二层间电介质，在第二层间电介质中形成延伸接触孔。 延伸接触孔具有在第二层间电介质中延伸到位线方向的一个或多个延伸单元（143）。 接触间隔物（150）沿着延伸接触孔的内壁共形地形成。 导电材料在接触间隔物中间隙填充以完成接触（160）。

公开(公告)号：KR100607177B1

公开(公告)日：2006-08-01

申请号：KR1020040023547

申请日：2004-04-06

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  김선준 ,  이진우

IPC: H01L29/78

CPC classification number: H01L27/10873 ,  H01L27/10876 ,  H01L29/66621 ,  H01L29/66659 ,  H01L29/7834

Abstract: 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법이 제공된다. 상기 반도체 소자는 활성영역을 갖는 반도체기판을 구비한다. 상기 활성영역을 가로지르도록 적어도 두개의 채널 트렌치들이 배치된다. 게이트 절연막이 상기 채널 트렌치들의 내벽을 덮는다. 게이트 패턴들이 상기 채널 트렌치들을 각각 채우고 상기 반도체기판의 주표면 상으로 연장된다. 상기 채널 트렌치들 사이의 상기 활성영역 내에 제1 도전형을 갖는 드레인 영역이 배치된다. 상기 채널 트렌치들에 의하여 상기 드레인 영역으로 부터 이격되도록 상기 활성영역 내에 제1 도전형을 갖는 소스 영역이 배치된다. 상기 드레인 영역 하부의 상기 활성영역 내에 적어도 상기 채널 트렌치들의 측벽들과 접하도록 제2 도전형을 갖는 채널 불순물 영역이 배치된다.
트랜지스터, 트렌치 게이트, 채널 불순물 영역, 비대칭

公开(公告)号：KR100549950B1

公开(公告)日：2006-02-07

申请号：KR1020030095141

申请日：2003-12-23

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  원대중 ,  이상현

IPC: H01L21/336

CPC classification number: H01L21/823437 ,  H01L21/823412 ,  H01L21/823481 ,  H01L27/0727 ,  H01L29/66621 ,  H01L29/66659

Abstract: 본 발명은 리프레시 특성을 개선할 수 있는 리세스 타입의 모오스 트랜지스터의 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 채널불순물 영역을 형성하는 단계와, 상기 채널불순물 영역이 형성된 상기 활성영역에 상기 제1 도전성 불순물에 반대되는 제2 도전성 불순물과 상기 제1 도전성불순물을 교번하여 각각 이온주입하여 상기 채널불순물 영역으로부터 이중 다이오드 구조를 갖는 제1 내지 제3 불순물 영역을 순차적으로 형성하는 단계와, 상기 활성영역에 상기 제1 내지 제3 불순물 영역을 관통하고 채널불순물영역에 바닥을 갖는 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판 상의 게이트 영역에 게이트 절연막을 개재하여 게이트 스택을 형성하는 단계와, 상기 게이트 스택이 형성된 상기 반도체 기판의 소스 영역에 제1 도전성 불순물을 선택적으로 이온주입하여 상기 소스 영역에서 상기 채널불순물 영역에 경계를 갖는 제4 불순물 영역을 형성하는 단계와, 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 게이트 스택을 이온주입 마스크로 사용하여 상기 제2 도전성 불순물을 상기 소스/드레인 영역에 이온주입하여 제5 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
단채널 효과, 소스 영역, 드레인 영역, 도전성 불순물, 접합누설전류

公开(公告)号：KR100549005B1

公开(公告)日：2006-02-02

申请号：KR1020040013684

申请日：2004-02-27

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  손낙진 ,  송두헌 ,  서준

IPC: H01L21/336

CPC classification number: H01L29/66636 ,  H01L29/78 ,  Y10S438/942

Abstract: 선택적 에피성장층을 채택하여 비대칭 소오스/드레인 트랜지스터를 제조하는 방법 및 그것에 의해 제조된 비대칭 소오스/드레인 트랜지스터가 개시된다. 이 방법은 활성영역을 갖는 반도체기판을 준비하는 것을 구비한다. 상기 활성영역 내에 채널이온들을 도우핑하고, 상기 채널이온들이 도우핑된 활성영역의 소정영역 내에 평탄화된 선택적 에피성장층을 형성한다. 그 후, 상기 평탄화된 선택적 에피성장층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성하고, 상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다. 이 때, 상기 게이트 패턴은 상기 평탄화된 SEG층이 상기 게이트 패턴의 일측에 위치하도록 형성된다. 그 후, 상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이에 따라, 채널이온들이 상기 선택적 에피성장층으로 확산되어 누설전류를 방지할 수 있는 비대칭 소오스/드레인 트랜지스터를 제공할 수 있다.
비대칭 소오스/드레인 트랜지스터(asymmetric source/drain transistor), 선택적 에피성장층(selective epitaxial growth layer), 채널 이온(channel ion)