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公开(公告)号：KR101432619B1
公开(公告)日：2014-08-21
申请号：KR1020080065402
申请日：2008-07-07
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/28
CPC classification number: H01L21/823487 , H01L21/823456
Abstract: 낮은 저항을 가지며 자기 정렬된 구조를 갖는 콘택 구조물을 포함하는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 장치는 액티브 구조물, 게이트 절연막, 게이트 전극, 불순물 영역 및 콘택 구조물을 포함한다. 액티브 구조물은 하부 패턴과 상부 패턴을 구비하며, 제1 게이트 절연막은 제1 상부 패턴의 측벽 상에 배치된다. 제1 게이트 전극은 제1 게이트 절연막 상에 위치하고, 불순물 영역은 상부 패턴에 형성된다. 콘택 구조물은 불순물 영역을 포함하는 상부 패턴의 상면 및 상부 측벽을 감싸도록 형성된다. 콘택 구조물과 불순물 영역 사이의 접촉 저항을 감소시키고 콘택 구조물의 구조적 안정성을 향상시킬 수 있다.
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2.发明授权수직 필러 트랜지스터, 이를 포함하는 디램 소자, 수직필러 트랜지스터 형성 방법 및 반도체 박막 형성 방법. 有权垂直立柱晶体管，包括其的DRAM器件，用于形成垂直柱晶体管的方法和用于形成半导体层的方法
公开(公告)号：KR101394157B1
公开(公告)日：2014-05-14
申请号：KR1020080032816
申请日：2008-04-08
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242 , H01L21/336 , H01L29/78
CPC classification number: H01L27/0688 , H01L21/8221
Abstract: 수직 필러 트랜지스터, 이를 포함하는 디램 소자, 수직 필러 트랜지스터 형성 방법 및 반도체 박막 형성 방법에서, 상기 수직 필러 트랜지스터는 제1 기판을 덮는 절연막, 상기 절연막 상에 구비되고, 적어도 한층의 금속 실리사이드막을 포함하는 도전성 구조물, 상기 도전성 구조물 상에 구비되고 필러 형상을 갖는 반도체 패턴, 상기 도전성 구조물과 이격되어 반도체 패턴의 중심 부위를 감싸는 게이트 및 상기 게이트 양측에 위치하는 반도체 패턴 표면 아래에 구비되는 불순물 영역들을 포함한다. 상기 수직 필러 트랜지스터는 반도체 패턴 하부와 전기적으로 연결되는 도전성 구조물이 구비되므로 소자가 고집적화된다.
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公开(公告)号：KR1020110043987A
公开(公告)日：2011-04-28
申请号：KR1020090100765
申请日：2009-10-22
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/115 , H01L21/336
CPC classification number: H01L27/10897 , H01L27/105 , H01L27/10823 , H01L27/10876 , H01L27/10894 , H01L29/0657 , H01L29/42356 , H01L29/66666 , H01L29/7827 , H01L29/66477
Abstract: PURPOSE: A vertical semiconductor device, a memory device, and a manufacturing method thereof are provided to easily implement high integration by including a very small foot print on a substrate. CONSTITUTION: A semiconductor pillar(54) includes an upper impurity region, a lower impurity region, and a vertical channel region. A bit line(56) is arranged on a first sidewall of the lower impurity region. A word line(58) is extended on the second sidewall of the vertical channel region to be vertical to the bit line. The word line is separately arranged on a second mesa. A gate insulation layer is provided between the vertical channel region and the word line. The lower impurity region includes the second mesa on the bit line.
Abstract translation: 目的：提供一种垂直半导体器件，存储器件及其制造方法，以通过在基片上包含非常小的脚印来容易地实现高集成度。 构成：半导体柱（54）包括上杂质区，下杂质区和垂直沟道区。 位线（56）布置在下部杂质区域的第一侧壁上。 字线（58）在垂直沟道区域的第二侧壁上延伸以垂直于位线。 字线分开布置在第二台面上。 在垂直沟道区域和字线之间设置栅极绝缘层。 下部杂质区域包括位线上的第二台面。
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公开(公告)号：KR1020100093424A
公开(公告)日：2010-08-25
申请号：KR1020090012599
申请日：2009-02-16
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/76834 , H01L21/76816 , H01L23/485 , H01L27/10855 , H01L27/10888 , H01L27/11 , H01L27/11517 , H01L2924/0002 , H01L21/76897 , H01L2924/00
Abstract: PURPOSE: A semiconductor device including a contact plug is provided to easily secure a space for the formation of a contact plug by firstly form contact plugs and form a bit line in a spare space. CONSTITUTION: A semiconductor layer(100) defining a first region and a second region. A first contact plug(120) is electrically connected to the first region. A second contact plug(150) is electrically connected to the second region. A conductive layer(180) is electrically connected to the first contact plug. An insulating layer(160) is located between the conductive layer and the second contact plug.
Abstract translation: 目的：提供一种包括接触插头的半导体器件，通过首先形成接触插头，在备用空间中形成位线，以便容易地确保用于形成接触插塞的空间。 构成：限定第一区域和第二区域的半导体层（100）。 第一接触插塞（120）电连接到第一区域。 第二接触插塞（150）电连接到第二区域。 导电层（180）电连接到第一接触插塞。 绝缘层（160）位于导电层和第二接触插塞之间。
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公开(公告)号：KR100823706B1
公开(公告)日：2008-04-21
申请号：KR1020060068418
申请日：2006-07-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242
CPC classification number: H01L21/76838 , H01L21/32139 , H01L21/743 , H01L23/522 , H01L27/0203 , H01L27/105 , H01L2924/0002 , Y10S438/942 , H01L2924/00
Abstract: An interconnection architecture, for a semiconductor device (having regions arranged to include at least an inner region, an intermediate region located at least aside the inner region, and an outer region located at least on a side of the intermediate region opposite to the inner region, includes: one or more pairs of first and second signal lines, each pair extending from the inner region into the intermediate region; first portions and second portions of the first and second signal lines being parallel, respectively, the first portions being located in the inner region; the first and second portion of at least the first signal line not being collinear; and an intra-pair line-spacing, d(i), for each pair including the following magnitudes, d2 in the inner region, and d2′ in the intermediate region, where d2
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Patent Agency Ranking
公开(公告)号：KR100800469B1
公开(公告)日：2008-02-01
申请号：KR1020050093317
申请日：2005-10-05
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L27/108
CPC classification number: H01L29/66666 , H01L21/823885 , H01L27/10876 , H01L27/10885 , H01L27/10894 , H01L29/7827 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는 회로 소자 및 제조 방법을 제시한다. 본 발명에 따르는 회로 소자는, 주변 회로 영역 좌 우에 셀 영역들이 설정된 반도체 기판 상에 열 방향으로 교번적으로 반대 방향으로 셀 영역에까지 행 방향으로 연장되는 바닥 액티브 영역들, 필러(pillar) 형태로 돌출되되 행 방향으로 열지어 배열된 채널 필러(channel pillar)들, 게이트 유전층을 수반하여 채널 필러에 부착된 게이트들, 바닥 액티브 영역들을 따라 연장되는 매몰 비트 라인들, 게이트의 측면에 접촉하여 바깥으로 연장되어 게이트들 일부가 공통되게 상호 연결하는 주변 회로 구성을 위한 국부적 연결 배선들, 채널 필러들 상면에 전기적으로 연결되거나 국부적 연결 배선에 연결되는 신호 배선들, 및 국부적 연결 배선을 매몰 비트 라인에 전기적으로 접속시키거나 신호 배선을 전기적으로 연결하는 주변 회로 구성을 위한 연결 콘택들을 포함하여 구성될 수 있다.
수직형 트랜지스터, 필러, 오픈 비트 라인, SA, EQ-
公开(公告)号：KR100610496B1
公开(公告)日：2006-08-09
申请号：KR1020040009606
申请日：2004-02-13
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/785 , H01L29/66795
Abstract: 본 발명은 종래 복수의 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자가 소스 영역과 드레인 영역을 채널용 핀의 개수만큼 만들어주어야 하기 때문에 제조 공정이 복잡하고 공정에러가 발생할 가능성이 높다는 문제, 불순물의 도핑 농도가 증가됨에 따라 소스/드레인의 도핑 농도 증가로 인하여 누설 전류의 증가로 인한 동작 특성의 저하되는 문제를 개선하기 위한 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 제조방법에 관한 것으로서, STI(Shallow Trench Isolation) 공정 및 실리콘 리세스(silicon recess) 방법을 응용하여 반도체 기판상에 복수의 트렌치(trench) 사이에 리세스 홀(recess hole)이 형성됨으로써 반도체 기판상에 복수의 채널용 핀이 형성된 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법을 제공한다. 본 발명에 의하면, 전계효과 트랜지스터 소자를 제조하기 위한 공정이 기존 공정을 응용하여 이루어지므로 제조 공정이 단순해지고 공정에러가 저감된다. 또한, 트렌치 구조에 의한 누설 전류의 감소로 말미암아 소자의 동작 특성이 향상된다.
채널, 핀, FET, 트렌치, 누설전류-
公开(公告)号：KR100605108B1
公开(公告)日：2006-07-28
申请号：KR1020040071798
申请日：2004-09-08
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 핀 전계효과 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는 기판 상에 수직으로 신장된 핀과 상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극과 상기 핀 사이에 게이트 절연막이 개재되고, 상기 게이트 전극 양측의 핀 내에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 게이트 전극 하부에서 상기 핀의 폭이 넓어진다. 즉, 상기 핀은 제 1 핀 폭을 갖는 제 1 영역과 상기 제 1 핀 폭 보다 넓은 제 2 핀 폭을 갖는 제 2 영역으로 구성된 'T'자형 평면을 가질 수 있다. 상기 소오스 영역은 상기 제 1 영역에 형성되고, 상기 드레인 영역은 상기 제 2 영역에 형성된다. 상기 제 1 영역과 상기 제 2 영역의 경계부(boundary region)은 상기 게이트 전극의 하부에 중첩된다.
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公开(公告)号：KR100560816B1
公开(公告)日：2006-03-13
申请号：KR1020040027866
申请日：2004-04-22
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 핀-펫을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자는 반도체기판, 반도체기판 상에 형성되는 복수개의 핀-펫들 및 핀-펫들을 연결하는 배선 구조체를 구비한다. 상기 핀-펫은 활성 패턴, 게이트 절연막 및 게이트 전극을 구비하되, 활성 패턴은 상면부 및 측면부를 가지면서 소오스 영역, 드레인 영역 및 소오스 영역과 드레인 영역 사이에 배치되는 채널 영역을 구비한다. 또한, 게이트 절연막은 활성 패턴의 상면부 및 측면부에 형성되고, 게이트 전극은 채널 영역을 덮는 게이트 절연막 상에서 활성 패턴을 가로지르도록 배치된다. 이때, 인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서 동일한 활성 패턴 내에 형성되는 불순물 영역들은 하나의 배선 구조체에 함께 연결된다.
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公开(公告)号：KR100532204B1
公开(公告)日：2005-11-29
申请号：KR1020040014530
申请日：2004-03-04
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/785 , H01L29/66795
Abstract: 반도체 소자의 핀형 트랜지스터 및 이의 제조 방법이 개시되어 있다. 핀형 트랜지스터는 양측면에 그루브를 포함하여 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물과 액티브 구조물의 상면을 노출시키면서 실리콘 기판을 덮고, 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 절연 패턴과 수직 중앙부 상면에 위치하여 수직 중앙부의 전후 방향으로 연장되며, 날개부 상면을 노출시키면서 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 포함한다. 상술한 구조를 갖는 핀형 트랜지스터는 단-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스 및 접합 누설전류를 감소시킬 수 있는 특성을 가지고 있다.
Abstract translation: 根据本发明的一些实施例，鳍型晶体管包括与硅衬底一体形成的有源结构。 活性结构包括在源极/漏极区域下形成阻挡区的沟槽。 栅极结构形成为跨越有源结构的上表面并且覆盖有源结构的侧部的暴露的侧表面。 可以充分确保翅片型晶体管的有效沟道长度，从而可以防止晶体管的短沟道效应，并且鳍式晶体管可能具有高击穿电压。
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